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KR100568539B1 - 디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및이 메모리의 어드레스 발생방법 - Google Patents

디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및이 메모리의 어드레스 발생방법 Download PDF

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KR100568539B1
KR100568539B1 KR1020040006345A KR20040006345A KR100568539B1 KR 100568539 B1 KR100568539 B1 KR 100568539B1 KR 1020040006345 A KR1020040006345 A KR 1020040006345A KR 20040006345 A KR20040006345 A KR 20040006345A KR 100568539 B1 KR100568539 B1 KR 100568539B1
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삼성전자주식회사
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Abstract

본 발명은 디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및 이 메모리의 어드레스 발생방법을 공개한다. 이 회로는 외부로부터 인가되는 이미지 데이터를 수신하고, 명령신호 및 상기 수신된 이미지 데이터를 출력하는 제어부, 및 명령신호에 응답하여 내부적으로 어드레스를 발생하고, 이미지 데이터를 저장하고, 출력하는 메모리로 구성되어 있다. 그리고, 메모리는 외부로부터 인가되는 명령신호가 액티브 명령이면 로우 어드레스를 순차적으로 계수하고, 명령신호가 라이트 또는 리드 명령이면 컬럼 어드레스를 순차적으로 계수하는 어드레스 발생회로, 및 로우 어드레스 및 컬럼 어드레스에 응답하여 라이트 동작시에는 입력되는 데이터를 저장하고, 리드 동작시에는 저장된 데이터를 출력하는 메모리 셀 어레이로 구성되어 있다. 따라서, 타이밍 제어부가 메모리를 위한 어드레스를 발생할 필요가 없으므로 타이밍 제어부의 구성이 간단하게 된다. 또한, 메모리가 자체적으로 어드레스를 발생할 수 있기 때문에 어드레스 핀(또는, 패드)들을 구비하지 않아도 된다.

Description

디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및 이 메모리의 어드레스 발생방법{Display data control circuit, memory for the circuit, and address generating method of the memory}
도1은 종래의 디스플레이 장치의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 메모리의 일예의 구성을 나타내는 블록도이다.
도3은 본 발명의 디스플레이 장치의 실시예의 구성을 나타내는 블록도이다.
도4는 도3에 나타낸 본 발명의 메모리의 실시예의 구성을 나타내는 블록도이다.
도5는 도4의 어드레스 발생회로의 실시예의 구성을 나타내는 블록도이다.
본 발명은 디스플레이 장치에 관한 것으로, 특히 디스플레이 패널로 인가되는 이미지 데이터를 처리하는 디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및 이 메모리의 어드레스 발생방법에 관한 것이다.
일반적인 디스플레이 장치는 디스플레이 데이터 제어회로는 타이밍 제어회로와 메모리를 구비하며, 타이밍 제어회로의 제어하에 외부로부터 입력되는 이미지 데이터를 메모리에 저장하고, 메모리에 저장된 이미지 데이터를 디스플레이 패널로 출력한다.
이때, 일반적으로 사용되는 메모리는 동적 랜덤 억세스 메모리(DRAM; Dynamic Random Access Memory)로서, 타이밍 제어회로로부터 인가되는 어드레스에 응답하여 랜덤 억세스가 가능하도록 구성되어 있다.
그런데, 실제적으로 디스플레이 장치에 사용되는 메모리는 랜덤 억세스를 수행할 필요가 없으며, 순차적인 억세스를 수행하면 된다.
도1은 종래의 디스플레이 장치의 구성을 나타내는 블록도로서, 디스플레이 패널(10), 타이밍 제어부(12)와 메모리(14)로 구성된 디스플레이 데이터 제어회로(20), 데이터 드라이버(16), 및 스캔 드라이버(18)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
타이밍 제어부(12)는 수평 및 수직 동기신호(Hsync, Vsync), 해상도 관련 정보, 및 클럭신호(CLK)에 응답하여 외부로부터 입력되는 이미지 데이터(EDATA)를 입력한다. 도면에서, 수평 및 수직 동기신호(Hsync, Vsync), 해상도 관련 정보, 및 클럭신호(CLK)를 제어신호(CON)로 나타내었다. 또한, 타이밍 제어부(12)는 명령신호(COM), 어드레스(ADD), 및 입력 데이터(IDATA)를 메모리(14)로 출력하고, 메모리(14)로부터 출력되는 출력 데이터(ODATA)를 입력하여 데이터 드라이버(16)로 출력한다. 그리고, 데이터 드라이버(16)의 동작을 위한 클럭신호(CLK1), 및 스캔 드라이버(18)의 동작을 위한 클럭신호(CLK2)를 발생한다. 메모리(14)는 명령신호(COM) 및 어드레스(ADD)에 응답하여 입력 데이터(IDATA)를 저장하거나, 저 장된 데이터를 출력 데이터(ODATA)로 출력한다. 데이터 드라이버(16)는 클럭신호(CLK1)에 응답하여 타이밍 제어부(12)로부터 입력되는 데이터에 대응하는 전압을 디스플레이 패널(10)로 인가한다. 스캔 드라이버(18)는 클럭신호(CLK2)에 응답하여 디스플레이 패널(10)을 구동한다. 디스플레이 패널(10)은 스캔 드라이버(18)에 의해서 구동된 픽셀에 데이터 드라이버(16)로부터 인가되는 전압이 인가되어 해당 픽셀의 이미지가 디스플레이된다.
도1에 나타낸 디스플레이 장치는 타이밍 제어부(12)가 해상도 관련 정보를 이용하여 메모리(14)로 어드레스(ADD)를 인가해주어야만 메모리(14)가 어드레스(ADD)에 해당하는 메모리 셀들에 데이터를 라이트(write)하고, 해당하는 메모리 셀들로부터 데이터를 리드(read)할 수 있다. 즉, 해상도에 따라, 메모리(14)에 저장되는 이미지 데이터의 양이 달라지기 때문에 해상도에 따라 정해진 어드레스 범위내에서 순차적으로 증가하는 어드레스(ADD)를 발생해 주어야 한다.
도2는 도1에 나타낸 메모리의 일예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(30), 명령어 디코더(32), 어드레스 입력버퍼(34), 데이터 입력버퍼(36), 데이터 출력버퍼(38), 로우 어드레스 디코더(40), 컬럼 어드레스 디코더(42), 및 모드 설정 레지스터(44)로 구성되어 있다.
도2에서, WL은 하나의 대표적인 워드 라인을, BL/BLB는 하나의 대표적인 비트 라인쌍을, MC는 하나의 대표적인 메모리 셀을 나타낸다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령어 디코더(32)는 명령신호(COM)에 응답하여 액티브 명령(ACT), 리드(read) 명령(RD), 라이트(write) 명령(WR), 및 모드 설정 명령(MRS)을 발생한다. 어드레스 입력버퍼(34)는 액티브 명령(ACT)에 응답하여 외부로부터 인가되는 어드레스(ADD)를 입력하고 버퍼하여 버퍼된 로우 어드레스(RA)를 발생하고, 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 외부로부터 인가되는 어드레스(ADD)를 입력하고 버퍼하여 버퍼된 컬럼 어드레스(CA)를 발생한다. 데이터 입력버퍼(36)는 외부로부터 인가되는 입력 데이터(IDATA)를 버퍼하여 버퍼된 입력 데이터(idata)를 발생한다. 데이터 출력버퍼(38)는 내부에서 출력되는 데이터(odata)를 버퍼하여 버퍼된 출력 데이터(ODATA)를 발생한다. 로우 어드레스 디코더(40)는 버퍼된 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이(30)의 워드 라인(WL)을 선택한다. 컬럼 어드레스 디코더(42)는 버퍼된 컬럼 어드레스(CA)를 메모리 셀 어레이(30)의 비트 라인(BL/BLB)을 선택한다. 메모리 셀 어레이(30)는 라이트 동작시에는 선택된 워드 라인과 비트 라인쌍들사이에 연결된 선택된 메모리 셀들(MC)에 버퍼된 입력 데이터(idata)를 저장하고, 리드 동작시에는 선택된 메모리 셀들(MC)에 저장된 데이터를 출력 데이터(odata)로 발생한다. 모드 설정 레지스터(44)는 모드 설정 명령(MRS)에 응답하여 어드레스(ADD)를 입력하기 위한 핀(또는, 패드)들을 통하여 입력되는 모드 설정 코드를 디코딩하여 내부 동작을 위한 제어신호들의 상태를 설정한다.
즉, 도2에 나타낸 메모리(14)는 도1의 타이밍 제어부(12)로부터 인가되는 어드레스에 해당하는 메모리 셀들(MC)에 데이터를 저장하고, 출력한다.
그런데, 이때, 도1의 타이밍 제어부(12)로부터 인가되는 어드레스는 해상도 관련 정보를 이용하여 로우 어드레스 및 컬럼 어드레스를 순차적으로 증가한다.
상술한 바와 같이 종래의 디스플레이 데이터 제어회로의 메모리는 랜덤 억세스를 위하여 어드레스 입력 핀(또는, 패드)들을 구비하고 있지만, 타이밍 제어부(12)로부터 인가되는 어드레스는 순차적으로 증가하는 어드레스이기 때문에 랜덤 억세스 기능을 수행할 필요가 없다.
따라서, 디스플레이 데이터 제어회로의 메모리가 어드레스 입력 핀(또는, 패드)들을 구비하여 타이밍 제어부로부터 인가되는 어드레스에 응답하여 순차적인 억세스 기능을 수행할 필요가 없다.
본 발명의 목적은 타이밍 제어부가 메모리를 위한 어드레스를 발생할 필요가 없는 디스플레이 데이터 제어회로를 제공하는데 있다.
본 발명의 다른 목적은 어드레스 입력 핀(또는, 패드)들을 구비하지 않는 상기 목적을 달성하기 위한 디스플레이 데이터 제어회로를 위한 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 다른 목적을 달성하기 위한 메모리의 어드레스 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 데이터 제어회로는 외부로부터 인가되는 이미지 데이터를 수신하고, 명령신호 및 상기 수신된 이미지 데이터를 출력하는 제어부, 및 상기 명령신호에 응답하여 내부적으로 어드레스를 발생하고, 상기 이미지 데이터를 저장하고, 출력하는 메모리를 구비하는 것을 특징으로 한다.
상기 타이밍 제어부는 해상도에 따른 기준 어드레스를 발생하고, 상기 명령신호와 함께 상기 기준 어드레스를 상기 메모리로 출력하는 것을 특징으로 한다.
상기 기준 어드레스는 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하고, 상기 메모리는 상기 명령신호가 모드 설정 명령이면 상기 종료 로우 어드레스 및 종료 컬럼 어드레스를 저장하는 모드 설정 회로, 상기 명령신호가 액티브 명령이면 로우 어드레스를 순차적으로 계수하고, 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로, 및 상기 명령신호가 리드 또는 라이트 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 한다.
상기 기준 어드레스는 시작 로우 어드레스 및 시작 컬럼 어드레스의 소정 비트와 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하고, 상기 메모리는 상기 명령신호가 모드 설정 명령이면 상기 시작 로우 어드레스 및 시작 컬럼 어드레스와 종료 로우 어드레스 및 종료 컬럼 어드레스를 저장하는 모드 설정 회로, 상기 명령신호가 액티브 명령이면 로우 어드레스를 순차적으로 계수하고, 상기 시작 로우 어드레스부터 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로, 및 상기 명령신호가 리드 또는 라이트 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 시작 컬럼 어드레스부터 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리는 외부로부터 인가되는 명령신호가 액티브 명령이면 내부적으로 로우 어드레스를 순차적으로 계수하고, 상기 명령신호가 라이트 또는 리드 명령이면 내부적으로 컬럼 어드레스를 순차적으로 계수하는 어드레스 발생회로, 및 상기 로우 어드레스 및 컬럼 어드레스에 응답하여 라이트 동작시에는 입력되는 데이터를 저장하고, 리드 동작시에는 저장된 데이터를 출력하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다.
상기 메모리는 상기 명령신호가 모드 설정 명령이면 외부로부터 인가되는 기준 어드레스를 저장하는 모드 설정 회로를 더 구비하는 것을 특징으로 한다.
상기 기준 어드레스는 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하고, 상기 어드레스 발생회로는 상기 명령신호가 액티브 명령이면 상기 로우 어드레스를 순차적으로 계수하고, 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로, 및 상기 명령신호가 라이트 또는 리드 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 한다.
상기 기준 어드레스는 시작 로우 어드레스 및 시작 컬럼 어드레스의 소정 비트와 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하고, 상기 어드레스 발생회로는 상기 명령신호가 액티브 명령이면 상기 로우 어드레스를 순차적으로 계수하고, 상기 시작 로우 어드레스부터 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로, 및 상기 명령신호가 라이트 또는 리드 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 시작 컬럼 어드레스부터 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 메모리의 어드레스 발생방법은 외부로부터 인가되는 명령신호가 액티브 명령이면 내부적으로 로우 어드레스를 순차적으로 계수하는 단계, 및 상기 명령신호가 라이트 또는 리드 명령이면 내부적으로 컬럼 어드레스를 순차적으로 계수하는 단계를 구비하는 것을 특징으로 한다.
상기 어드레스 발생방법은 상기 명령신호가 모드 설정 명령이면 외부로부터 인가되는 기준 어드레스를 저장하는 단계를 더 구비하는 것을 특징으로 한다.
상기 기준 어드레스는 종료 컬럼 및 로우 어드레스의 소정 비트인 것을 특징으로 하거나, 시작 로우 어드레스 및 시작 컬럼 어드레스와 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및 이 메모리의 어드레스 발생방법을 설명하면 다음과 같다.
도3은 본 발명의 디스플레이 장치의 실시예의 구성을 나타내는 블록도로서, 디스플레이 패널(10), 타이밍 제어부(12')와 메모리(14')로 구성된 디스플레이 데이터 제어회로(20'), 데이터 드라이버(16), 및 스캔 드라이버(18)로 구성되어 있다.
도3에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 블록들의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 디스플레이 데이터 제어회로(20')의 구성에 대해서만 설명하기로 한다.
타이밍 제어부(12')는 수평 및 수직 동기신호(Hsync, Vsync), 해상도 관련 정보 및 클럭신호(CLK)에 응답하여 외부로부터 입력되는 이미지 데이터(EDATA)를 입력한다. 그리고, 명령신호(COM), 및 입력 데이터(IDATA)를 메모리(14)로 출력하고, 메모리(14)로부터 출력되는 출력 데이터(ODATA)를 입력하여 데이터 드라이버(16)로 출력한다. 또한, 데이터 드라이버(16)로 클럭신호(CLK1)를 출력하고, 스캔 드라이버(18)로 클럭신호(CLK2)를 출력한다. 메모리(14')는 명령신호(COM)에 응답하여 내부 어드레스를 발생하고, 라이트 동작시에는 내부 어드레스에 응답하여 선택된 메모리 셀들(MC)에 타이밍 제어부(12')로부터 출력되는 입력 데이터(IDATA)를 저장하고, 리드 동작시에는 내부 어드레스에 응답하여 선택된 메모리 셀들(MC)에 저장된 데이터를 출력 데이터(ODATA)로 발생한다. 그리고, 타이밍 제어부(12')는 명령신호(COM)와 함께 해상도 관련 정보에 해당하는 모드 설정 코드를 메모리(14')로 입력하고, 메모리(14')는 타이밍 제어부(12')로부터 인가되는 모드 설정 코드에 응답하여 계수(counting)해야할 내부 어드레스의 범위가 설정되어 순차적으로 증가하는 내부 어드레스를 발생한다.
즉, 도3에 나타낸 본 발명의 디스플레이 장치의 타이밍 제어부(12')는 메모리(14')로 어드레스를 입력할 필요가 없으며, 메모리(14')는 명령신호(COM)에 응답하여 자체적으로 어드레스를 발생한다.
따라서, 본 발명의 디스플레이 장치의 메모리(14')는 별도의 어드레스 입력 핀(또는, 패드)들을 구비하지 않아도 된다.
도4는 도3에 나타낸 본 발명의 메모리의 실시예의 구성을 나타내는 블록도로 서, 도2의 메모리의 어드레스 입력버퍼(34)를 제거하고, 어드레스 발생회로(34')를 추가하고, 모드 설정 레지스터(44)를 모드 설정 레지스터(44')로 대체하여 구성되어 있다.
도4에 나타낸 바와 같이 본 발명의 메모리는 어드레스 입력버퍼(34) 및 어드레스(ADD)를 입력하기 위한 핀(또는, 패드)들을 구비할 필요가 없다.
도4에 나타낸 블록들중 새로이 추가되는 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 레지스터(44')는 모드 설정 명령(MRS)에 응답하여 데이터(IDATA/ODATA)를 입출력하기 위한 핀(또는, 패드)들을 통하여 인가되는 모드 설정 코드와 종료 로우 어드레스 및 종료 컬럼 어드레스(ERA, ECA)를 입력하고 출력한다. 본 발명의 모드 설정 레지스터(44')는 종래의 모드 설정 레지스터(44)가 어드레스 입력 핀(또는, 패드)들을 통하여 모드 설정 코드를 입력하는 것과 달리, 어드레스 입력 핀(또는, 패드)들을 통하여 데이터 입출력 핀(또는, 패드)들을 통하여 모드 설정 코드와 종료 로우 어드레스 및 종료 컬럼 어드레스를 입력한다. 어드레스 발생회로(34')는 모드 설정 동작시에 종료 로우 어드레스 및 종료 컬럼 어드레스(ERA, ECA)를 저장하고, 액티브 명령(ACT)에 응답하여 순차적으로 증가하는 로우 어드레스(RA)를 발생하고, 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 순차적으로 증가하는 컬럼 어드레스(CA)를 발생한다. 그리고, 어드레스 발생회로(34')는 로우 어드레스(RA)가 종료 로우 어드레스(ERA)까지를 계수하면 리셋되고, 컬럼 어드레스(CA)가 종료 컬럼 어드레스(ECA)까지를 계수하면 리셋된다.
즉, 도4에 나타낸 본 발명의 디스플레이 장치의 메모리는 어드레스 발생회로(34')가 액티브 명령(ACT)에 응답하여 내부적으로 순차적으로 증가하는 로우 어드레스를 발생하고, 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 내부적으로 순차적으로 증가하는 컬럼 어드레스를 발생하기 때문에 어드레스(ADD)를 입력하기 위한 핀(또는, 패드)들을 별도로 구비할 필요가 없다.
도5는 도4의 어드레스 발생회로의 실시예의 구성을 나타내는 블록도로서, 로우 어드레스 발생회로(50) 및 컬럼 어드레스 발생회로(60)로 구성되어 있다.
로우 어드레스 발생회로(50)는 종료 로우 어드레스 레지스터(52), 비교기(54), 로우 어드레스 카운터(56), 및 로우 어드레스 래치(58)로 구성되고, 컬럼 어드레스 발생회로(60)는 종료 컬럼 어드레스 레지스터(62), 비교기(64), 컬럼 어드레스 래치(66), 및 컬럼 어드레스 카운터(68)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
로우 어드레스 발생회로(50)는 액티브 명령(ACT)에 응답하여 순차적으로 계수하여 로우 어드레스(RA)를 발생하고, 종료 로우 어드레스(ERA)까지를 계수한 후 리셋된다. 종료 로우 어드레스 레지스터(52)는 종료 로우 어드레스(ERA)를 저장한다. 비교기(54)는 종료 로우 어드레스 레지스터(52)로부터 출력되는 종료 로우 어드레스와 로우 어드레스 래치(58)로부터 출력되는 어드레스를 비교하여 일치하면 로우 어드레스 카운터(56)를 리셋하기 위한 리셋신호를 발생한다. 로우 어드레스 카운터(56)는 액티브 명령(ACT)에 응답하여 계수하여 로우 어드레스(RA)를 발생하고, 비교기(54)로부터 출력되는 리셋신호에 응답하여 리셋된다. 로우 어드레스 래 치(58)는 로우 어드레스(RA)를 래치한다. 컬럼 어드레스 발생회로(60)는 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 계수하여 컬럼 어드레스(CA)를 발생하고, 종료 컬럼 어드레스(ECA)까지를 계수한 후 리셋된다. 종료 컬럼 어드레스 레지스터(62)는 종료 컬럼 어드레스(ECA)를 저장한다. 비교기(64)는 종료 컬럼 어드레스 레지스터(62)로부터 발생되는 종료 컬럼 어드레스와 컬럼 어드레스 래치(66)로부터 출력되는 어드레스를 비교하여 일치하면 컬럼 어드레스 카운터(68)를 리셋하기 위한 리셋신호를 발생한다. 컬럼 어드레스 래치(66)는 컬럼 어드레스(CA)를 래치한다. 컬럼 어드레스 카운터(68)는 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 계수하여 컬럼 어드레스(CA)를 발생하고, 비교기(64)로부터 출력되는 리셋신호에 응답하여 리셋된다.
상술한 실시예의 어드레스 발생회로는 타이밍 제어부(12')로부터 액티브 명령(ACT)이 인가될 때마다 로우 어드레스 카운터(56)가 로우 어드레스(RA)를 계수하는 구성을 나타내었다. 그러나, 도시하지는 않았지만, 어드레스 발생회로는 비교기(64)로부터 출력되는 리셋신호에 응답하여 로우 어드레스 카운터(56)가 로우 어드레스(RA)를 계수하도록 구성될 수도 있다. 이와같이 구성하게 되면, 메모리(14')는 타이밍 제어부(12')로부터 액티브 명령(ACT)이 한번 인가되고, 리드 명령(RD) 또는 라이트 명령(WR)이 한번만 인가되더라도 한 프레임의 데이터를 리드 또는 라이트하는 것이 가능하다.
그리고, 타이밍 제어부(12')가 모드 설정 명령(MRS)에 응답하여 해상도에 따른 종료 로우 어드레스 및 종료 컬럼 어드레스를 입력할 때, 종료 로우 어드레스 및 종료 컬럼 어드레스의 모든 비트를 입력하는 것이 아니라, 종료 로우 어드레스 및 종료 컬럼 어드레스의 상위 소정 비트만을 입력하여도 상관없다.
상술한 실시예에서는 해상도에 따라 로우 및 컬럼 어드레스의 종료 어드레스만 가변되는 것을 가정하여 나타내었지만, 로우 및 컬럼 어드레스의 시작 어드레스 또한 가변되는 경우에는 모드 설정 명령(MRS)에 응답하여 시작 로우 어드레스 및 시작 컬럼 어드레스를 저장하고, 도5의 로우 및 컬럼 어드레스 카운터가 리셋될 때 시작 로우 어드레스 및 시작 컬럼 어드레스를 발생하도록 구성하면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 디스플레이 데이터 제어회로는 타이밍 제어부가 메모리를 위한 어드레스를 발생할 필요가 없으므로 타이밍 제어부의 구성이 간단하게 된다.
또한, 본 발명의 디스플레이 데이터 제어회로를 위한 메모리 및 이 메모리의 어드레스 발생방법은 메모리가 자체적으로 어드레스를 발생할 수 있기 때문에 어드레스 핀(또는, 패드)들을 구비하지 않아도 된다.

Claims (16)

  1. 외부로부터 인가되는 이미지 데이터를 수신하고, 명령신호 및 상기 수신된 이미지 데이터를 출력하는 제어부; 및
    상기 명령신호에 응답하여 내부적으로 어드레스를 발생하고, 상기 이미지 데이터를 저장하고, 출력하는 메모리를 구비하는 것을 특징으로 하는 디스플레이 데이터 제어회로.
  2. 제1항에 있어서, 상기 제어부는
    해상도에 따른 기준 어드레스를 발생하고, 상기 명령신호와 함께 상기 기준 어드레스를 상기 메모리로 출력하는 것을 특징으로 하는 디스플레이 데이터 제어회로.
  3. 제2항에 있어서, 상기 기준 어드레스는
    종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하는 디스플레이 데이터 제어회로.
  4. 제3항에 있어서, 상기 메모리는
    상기 명령신호가 모드 설정 명령이면 상기 종료 로우 어드레스 및 종료 컬럼 어드레스를 저장하는 모드 설정 회로;
    상기 명령신호가 액티브 명령이면 로우 어드레스를 순차적으로 계수하고, 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로; 및
    상기 명령신호가 리드 또는 라이트 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 하는 디스플레이 데이터 제어회로.
  5. 제2항에 있어서, 상기 기준 어드레스는
    시작 로우 어드레스 및 시작 컬럼 어드레스의 소정 비트와 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하는 디스플레이 데이터 제어회로.
  6. 제5항에 있어서, 상기 메모리는
    상기 명령신호가 모드 설정 명령이면 상기 시작 로우 어드레스 및 상기 시작 컬럼 어드레스와 상기 종료 로우 어드레스 및 상기 종료 컬럼 어드레스를 저장하는 모드 설정 회로;
    상기 명령신호가 액티브 명령이면 로우 어드레스를 순차적으로 계수하고, 상기 시작 로우 어드레스부터 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로; 및
    상기 명령신호가 리드 또는 라이트 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 시작 컬럼 어드레스부터 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 하는 디스플레이 데이터 제어회로.
  7. 외부로부터 인가되는 명령신호가 액티브 명령이면 내부적으로 로우 어드레스를 순차적으로 계수하고, 상기 명령신호가 라이트 또는 리드 명령이면 내부적으로 컬럼 어드레스를 순차적으로 계수하는 어드레스 발생회로; 및
    상기 로우 어드레스 및 상기 컬럼 어드레스에 응답하여 라이트 동작시에는 입력되는 데이터를 저장하고, 리드 동작시에는 저장된 데이터를 출력하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 메모리.
  8. 제7항에 있어서, 상기 메모리는
    상기 명령신호가 모드 설정 명령이면 외부로부터 인가되는 기준 어드레스를 저장하는 모드 설정 회로를 더 구비하는 것을 특징으로 하는 메모리.
  9. 제8항에 있어서, 상기 기준 어드레스는
    종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하는 메모리.
  10. 제9항에 있어서, 상기 어드레스 발생회로는
    상기 명령신호가 액티브 명령이면 상기 로우 어드레스를 순차적으로 계수하고, 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로; 및
    상기 명령신호가 라이트 또는 리드 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 하는 메모리.
  11. 제8항에 있어서, 상기 기준 어드레스는
    시작 로우 어드레스 및 시작 컬럼 어드레스의 소정 비트와 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하는 메모리.
  12. 제11항에 있어서, 상기 어드레스 발생회로는
    상기 명령신호가 액티브 명령이면 상기 로우 어드레스를 순차적으로 계수하고, 상기 시작 로우 어드레스부터 상기 종료 로우 어드레스까지를 계수하는 로우 어드레스 발생회로; 및
    상기 명령신호가 라이트 또는 리드 명령이면 상기 컬럼 어드레스를 순차적으로 계수하고, 상기 시작 컬럼 어드레스부터 상기 종료 컬럼 어드레스까지를 계수하는 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 하는 메모리.
  13. 외부로부터 인가되는 명령신호가 액티브 명령이면 내부적으로 로우 어드레스를 순차적으로 계수하는 단계; 및
    상기 명령신호가 라이트 또는 리드 명령이면 내부적으로 컬럼 어드레스를 순차적으로 계수하는 단계를 구비하는 것을 특징으로 하는 메모리의 어드레스 발생방법.
  14. 제13항에 있어서, 상기 어드레스 발생방법은
    상기 명령신호가 모드 설정 명령이면 외부로부터 인가되는 기준 어드레스를 저장하는 단계를 더 구비하는 것을 특징으로 하는 메모리의 어드레스 발생방법.
  15. 제14항에 있어서, 상기 기준 어드레스는
    종료 컬럼 어드레스 및 종료 로우 어드레스의 소정 비트인 것을 특징으로 하는 메모리의 어드레스 발생방법.
  16. 제14항에 있어서, 상기 기준 어드레스는
    시작 로우 어드레스 및 시작 컬럼 어드레스와 종료 로우 어드레스 및 종료 컬럼 어드레스의 소정 비트인 것을 특징으로 하는 메모리의 어드레스 발생방법.
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