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KR100564580B1 - 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR100564580B1
KR100564580B1 KR1020030069143A KR20030069143A KR100564580B1 KR 100564580 B1 KR100564580 B1 KR 100564580B1 KR 1020030069143 A KR1020030069143 A KR 1020030069143A KR 20030069143 A KR20030069143 A KR 20030069143A KR 100564580 B1 KR100564580 B1 KR 100564580B1
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South Korea
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slurry
oxide film
cmp
ceria
high flatness
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홍창기
김경현
이재동
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삼성전자주식회사
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Abstract

고평탄도 슬러리를 사용하는 산화막의 CMP 공정을 최적화하기 위한 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조 방법에 관하여 개시한다. 표면 단차를 가지는 산화막에 대한 CMP 공정에서 연마 초기 단계에서는 실리카 계열의 슬러리를 사용함으로써 초기 단차 제거시 연마 시간 지연 현상이 발생되는 것을 방지하고, 초기 단차가 제거된 후에는 세리아 계열의 고평탄도 슬러리를 사용하여 나머지 연마 공정을 행한다. 세리아 계열의 고평탄도 슬러리에서 평탄도 선택성을 부여하기 위하여 첨가되는 음이온 계면활성제의 첨가량을 최적화함으로써 CMP 설비의 셀프스톱 기능을 이용하는 것이 가능하다.
고평탄도 슬러리, 산화막, 세리아, 실리카, 초기 단차, 셀프스톱

Description

산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조 방법{Method for planarizing oxide layer and method for manufacturing semiconductor device using the same}
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 일반 CMP 공정 및 셀프스톱 CMP 공정에서의 부하에 따른 산화막 제거율을 나타낸 그래프이다.
도 5는 본 발명에 따른 산화막 평탄화 방법에서 사용되는 세리아 계열의 고평탄도 슬러리 내에 첨가되는 음이온 계면활성제의 첨가량에 따른 산화막 제거량을 나타낸 그래프이다.
도 6은 본 발명에 따른 산화막 평탄화 방법에서 사용되는 세리아 계열의 고평탄도 슬러리를 사용하여 표면 단차를 가지는 가지는 산화막을 CMP할 때 산화막의 저단차 부분에서의 산화막 제거량에 따른 산화막 상면에서의 단차 높이를 나타낸 그래프이다.
도 7은 실리카 계열의 슬러리를 사용하여 표면 단차를 가지는 가지는 산화막을 CMP할 때 산화막의 저단차 부분에서의 산화막 제거량에 따른 산화막 상면에서의 단차 높이를 나타낸 그래프이다.
도 8은 본 발명에 따른 산화막 평탄화 방법에 따라 산화막을 평탄화하였을 때 산화막의 저단차 부분에서의 산화막 제거량에 따른 산화막 상면에서의 단차 높이를 측정한 결과를 비교예들과 함께 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 식각 정지층, 20: 산화막, 20a: 일부 연마된 산화막, 20b: 평탄화된 산화막.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고평탄도 슬러리 (high planarity slurry)를 사용하는 CMP (chemical mechanical polishing) 방법에 의한 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
실리콘 기판과 같은 배선 기판을 사용하여 반도체 집적 회로를 제조할 때 각종 절연막을 이용하며, 그 표면을 소정 형상으로 가공하는 일이 필요하다. 폴리싱은 절연막의 표면을 평탄하게 가공하는 유력한 기술로서 폭 넓게 사용되고 있다. 특히, 반도체 집적 회로의 가공에 있어서는 상면에 단차가 형성된 표면 평탄화 방법으로서 CMP 방법을 주로 사용한다.
통상적인 방법으로CMP 공정을 행하는 데 있어서, CMP에 의한 연마 속도 및 평탄도는 연마 대상 막질의 패턴 형상 및 패턴 밀도에 큰 영향을 받는다. 특히, CMP 공정을 행하는 데 있어서 연마 대상 막질의 상면에 단차가 형성되어 있을 때, 상기 상면 중 요부(凹部)를 구성하는 저단차 부분과 철부(凸部)를 구성하는 고단차 부분과의 사이의 높이 차이가 일정 수준 이상으로 되면, CMP 공정 완료 후의 평탄도가 불량하게 되고, 그 결과 후속의 포토리소그래피 공정에서 노칭(notching) 현상이 발생하거나 건식 식각 공정 후 낫오픈(not open) 또는 오버에칭(over etching)으로 인한 문제점이 야기된다.
고평탄도 특성을 확보함으로써 상기와 같은 문제점을 해결하기 위하여 고평탄도 슬러리(high planarity slurry)가 널리 이용되고 있다. 그 중에서도 특히, 세리아 계열(ceria-based)의 고평탄도 슬러리가 많이 사용되고 있다. 그러나, 지금까지 주로 사용되어 온 고평탄도 슬러리를 사용하여 CMP 공정을 행하는 데 있어서, 반도체 기판상의 셀 어레이 영역에서와 같이 하지막이 단차를 제공하는 다양한 패턴들에 의하여 평탄하기 않은 프로파일을 가지는 경우에는, 상기 단차를 제공하는 패턴들 위에 산화막을 증착한 직후 상기 산화막 상면에 상기 패턴들의 단차에 의해 발생된 표면 단차를 가지는 상태에서 그대로 CMP 공정을 행하면 산화막의 제거율이 급격하게 감소하는 특성을 보인다. 따라서, CMP 공정에 소요되는 시간이 매우 길어진다. 또한, 경우에 따라서는 고가의 고평탄도 슬러리를 사용하고도 CMP 후 얻어진 산화막 상면에서 만족할 만 한 평탄도를 얻을 수 없었다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 상면에 표면 단차를 가지는 산화막을 최적화된 조건으로 평탄화하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상면에 표면 단차를 가지는 산화막을 최적화된 조건으로 평탄화함으로써 우수한 평탄화 특성을 제공하는 동시에 공정 시간 및 공정 단가를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 산화막 평탄화 방법에서는 먼저 상면에 표면 단차를 가지는 산화막을 실리카 계열의 슬러리를 사용하여 그 상면으로부터 일부 CMP하여 일부 연마된 산화막을 형성한다. 그 후, 세리아 계열의 슬러리 및 평탄도 선택성을 부여하기 위한 첨가제를 포함하는 고평탄도 슬러리를 사용하여 상기 일부 연마된 산화막을 CMP하여 평탄화된 상면을 가지는 산화막을 형성한다.
바람직하게는, 상기 첨가제는 음이온 계면활성제로 구성되며, 이 경우 상기 음이온 계면활성제는 상기 고평탄도 슬러리의 총 중량을 기준으로 0.1 ∼ 2.5 wt%의 양으로 포함될 수 있다.
상기 고평탄도 슬러리를 사용하여 상기 일부 연마된 산화막을 CMP하기 위하여 회전구동 모터의 부하(load)를 계측함으로써 연마 정지점을 결정하는 셀프스톱 기능을 가지는 CMP 설비를 사용하는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 상면에 요부(凹部) 및 철부(凸部)로 이루어지는 표면 단차가 형성된 반도체 기판상에 상기 요부 및 철부를 동시에 덮는 산화막을 형성한다. 제1 슬러리를 사용하여 상기 산화막을 일부 CMP하여 일부 연마된 산화막을 형성한다. 상기 제1 슬러리와는 다른 제2 슬러리로서 세리아 계열의 슬러리를 포함하는 상기 제2 슬러리를 사용하여 상기 일부 연마된 산화막을 CMP하여 평탄화된 산화막을 형성한다.
본 발명에 의하면, 고평탄도 슬러리를 사용하는 산화막의 CMP 공정을 최적화하기 위하여 표면 단차를 가지는 산화막에 대한 CMP 초기 단계에서는 실리카 계열의 슬러리를 사용함으로써 초기 단차 제거시 연마 시간 지연 현상이 발생되는 것을 방지하고, 초기 단차가 제거된 후에는 세리아 계열의 고평탄도 슬러리를 사용하여 나머지 연마 공정을 행함으로써 우수한 평탄도 특성을 얻는다. 세리아 계열의 고평탄도 슬러리에서 평탄도 선택성을 부여하기 위하여 첨가되는 음이온 계면활성제의 첨가량을 최적화함으로써 CMP 설비의 셀프스톱 기능을 이용하는 것이 가능하게 되어 CMP 공정을 효율적으로 진행할 수 있으며, CMP 공정 시간 및 공정 단가를 낮출 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 복수의 트렌치(trench), 또는 게이트 전극, 커패시터 등과 같은 단위 소자를 구성하는 하부 패턴들에 의하여 상면에 요부(凹部) 및 철부(凸部)로 이루어지는 표면 단차가 형성된 반도체 기판(10)을 준비한다. 도 1에 도시한 바와 같이, 상기 반도체 기판(10)상에 식각 정지층(12) 예를 들면 질화막이 형성되어 있는 경우에도 본 발명에 따른 방법이 적용될 수 있으나, 이에 한정되는 것은 아니다. 상기 반도체 기판(10) 위에 상기 요부 및 철부를 동시에 덮는 산화막(20)을 형성한다. 상기 산화막(20)은 상기 반도체 기판(10)상에 형성된 단차에 의하여 그 상면에 표면 단차가 형성되어 있다.
도 2를 참조하면, 세리아 연마 입자를 포함하지 않는 제1 슬러리를 사용하여 상기 산화막(20)을 일부 CMP하여 상면이 일부 연마된 산화막(20a)을 형성한다. 상기 제1 슬러리로서 예를 들면 실리카 계열의 슬러리 (silica-based slurry)를 사용한다. 실리카 계열의 슬러리는 세리아 계열의 슬러리 (ceria-based slurry)에 비하여 산화막 대 질화막의 선택비는 높지 않으나, 표면 단차를 가지는 상기 산화막(20)에 대한 초기 CMP 공정시 연마 시간 지연(retardation) 현상을 초래하지 않으므로 연마 시간을 단축시킬 수 있다.
도 3을 참조하면, 상기 제1 슬러리와는 다른 슬러리로서 세리아 계열의 슬러리를 포함하는 고평탄도 슬러리로 이루어지는 제2 슬러리를 사용하여 상기 일부 연마된 산화막(20a)을 CMP하여 평탄화된 산화막(20b)을 형성한다.
상기 제2 슬러리로서 세리아 계열을 슬러리를 포함하는 고평탄도 슬러리를 사용함으로써 상기 평탄화된 산화막(20b)에서 우수한 평탄화 특성을 얻을 수 있을 뿐 만 아니라, 상기 식각 정지층(12)이 질화막으로 구성된 경우 산화막 대 질화막과의 사이에 높은 선택비를 제공함으로써 CMP 후 남아 있는 상기 식각 정지층(12)의 두께 편차를 개선할 수 있다. 바람직하게는, 상기 제2 슬러리는 그 총 중량을 기준으로 0.1 ∼ 5 wt%의 세리아 연마 입자를 포함한다.
상기 제2 슬러리는 세리아 계열의 슬러리 외에 평탄도 선택성을 부여하기 위한 PSA(planarity selective additive)로서 음이온 계면활성제를 더 포함한다. 상기 음이온 계면활성제는 상기 제2 슬러리의 총 중량을 기준으로 0.1 ∼ 2.5 wt%의 양으로 포함되는 것이 바람직하다. 상기한 범위 내에서 상기 음이온 계면활성제의 첨가량을 최적화함으로써 세리아 계열의 고평탄도 슬러리로 이루어지는 상기 제2 슬러리에 의한 CMP 공정시 CMP 설비의 셀프스톱(self-stopping) 기능을 이용할 수 있다. 셀프스톱 기능을 이용한 CMP 공정은 상기 제2 슬러리에 의한 CMP 공정에서 상기 일부 연마된 산화막(20a)의 연마가 진행되는 동안 산화막 상면에 단차가 없어지면 연마가 그 이상 진행되지 않는 현상을 이용하는 것으로서, 여기서는 예를 들면 CMP 설비의 턴테이블 (turn table) 또는 탑링 (top ring)의 회전구동 모터의 부하(load)를 계측함으로써 연마 정지점을 결정한다. 본 발명자들은 상기 제2 슬러리에 의한 CMP 공정시 상기 제2 슬러리에 PSA로서 첨가되는 음이온 계면활성제의 양을 최적화하는 경우, 부하에 따라 산화막의 연마에 의한 제거량이 비선형적으로 변화된다는 것을 확인하였다. 특히, 본 발명자들은 상기 제2 슬러리의 총 중량을 기준으로 약 1.5 wt%의 음이온 계면활성제가 상기 제2 슬러리 내에 첨가되었을 때 압력 변화에 따른 연마 제거량이 비선형적으로 변화되어, 이 조건이 CMP 설비의 셀프스톱 기능을 효과적으로 이용할 수 있는 최적 조건임을 확인하였다. 이에 대한 자세한 사항은 후술한다.
상기 설명한 바와 같이, 본 발명에 따른 산화막 평탄화 방법에서는 고평탄도 공정을 확보하기 위하여 평탄도에 영향을 주는 주 요인 중 하나인 슬러리를 이용한다. 본 발명에서는 압력에 따른 산화막 제거량이 비선형적으로 변화되도록 셀프스톱 CMP 공정을 적용하는 것이 가능하다. CMP 설비의 셀프스톱 기능을 이용하기 위하여 고평탄도 슬러리의 연마제로서 세리아 계열의 슬러리를 이용하였으며, PSA(planarity selective additive)의 첨가량을 최적화하였다.
도 4는 일반 CMP 공정 및 셀프스톱 CMP 공정 각각의 경우 부하에 따른 산화막의 제거율 (removal rate: RR)을 나타내는 그래프이다.
도 4에 나타낸 바와 같이, 일반 CMP 공정에서는 부하에 따른 산화막의 RR이 선형적으로 변화하는 것에 반해, 셀프스톱 CMP 공정에서는 부하에 따른 산화막의 RR이 비선형적이며, RR 변화의 변곡점으로 나타나는 임계점(threshold point)이 존재한다.
도 5는 본 발명에 따른 산화막 평탄화 방법에서 사용되는 세리아 계열의 고평탄도 슬러리 내에 PSA로서 첨가되는 음이온 계면활성제의 첨가량에 따른 산화막 제거량을 측정하여 그 결과를 나타낸 그래프이다.
도 5의 평가를 위하여, 음이온 계면활성제가 각각 1.1 wt%, 1.3 wt%, 1.5 wt%, 1.9 wt%, 및 2.5 wt%의 양으로 첨가된 세리아 계열의 고평탄도 슬러리를 사용하여 웨이퍼상에 형성된 표면 단차를 가지는 산화막을 CMP 공정에 의하여 연마하였다. 상기 세리아 계열의 고평탄도 슬러리는 0.5 wt%의 세리아 연마 입자를 포함하도록 제조하였다.
도 5의 결과에서, PSA로 사용된 음이온 계면활성제의 농도를 1.5wt%로 하였을 때 CMP시의 압력에 따른 산화막 제거량 변화가 비선형성을 나타낸다. 따라서, 산화막에 대한 CMP 공정 진행시 CMP 설비의 셀프스톱 기능을 이용하는 데 있어서 음이온 계면활성제의 농도를 1.5wt%로 하였을 때가 최적 조건임을 알 수 있다.
도 6은 본 발명에 따른 산화막 평탄화 방법에서 사용되는 세리아 계열의 고평탄도 슬러리를 사용하여 표면 단차를 가지는 산화막에 대하여 CMP 공정을 진행하는 데 있어서, 산화막의 저단차 부분 즉 요부(凹部)에서의 산화막 제거량에 따른 산화막 상면에서의 단차 높이 (step height)를 측정한 결과를 나타낸 그래프이다.
도 6의 결과를 얻기 위하여, 웨이퍼상에 약 8000Å의 초기 단차를 가지는 다양한 패턴을 가지는 산화막을 칩 단위로 형성하고, 칩과 칩 사이의 거리가 6mm인 경우 및 12mm인 경우 각각 전체 면적에 대한 고단차 부분 즉 철부(凸部)의 면적비를 25% 및 75%로 하였을 때, 산화막의 저단차 부분에서의 산화막 제거량에 따른 산화막 상면에서의 단차 높이를 측정하였다.
도 6의 “A” 부분에서 알 수 있는 바와 같이, 세리아 계열의 고평탄도 슬러리를 사용하여 표면 단차를 가지는 산화막에 대하여 CMP 공정을 진행하는 경우에는 초기 단차 제거시 연마 시간 지연(retardation) 현상이 발생된다. 이와 같이 초기 단차 제거시 연마 시간 지연 현상이 발생되면 CMP 공정 시간이 길어지는 단점이 있다.
도 7은 세리아 계열의 고평탄도 슬러리를 사용하는 대신 실리카 계열의 슬러리를 사용하는 것을 제외하고 도 6의 평가를 위한 조건과 동일한 조건으로 평가한 결과이다.
도 6의 결과와는 달리, 실리카 계열의 슬러리를 사용한 도 7의 경우에는 “B” 부분에서 알 수 있는 바와 같이, 초기 단차 제거시 연마 시간 지연 현상이 발생되지 않는다.
본 발명에서는 세리아 계열의 고평탄도 슬러리를 사용하였을 때 발생되는 연마 시간 지연 현상에 따른 문제를 극복하기 위하여 산화막의 연마 공정 초기에는 세리아 계열의 고평탄도 슬러리를 사용하지 않고 실리카 계열의 슬러리를 사용한다.
도 8은 본 발명에 따른 산화막 평탄화 방법에 따라 CMP 공정 초기에는 실리카 계열의 슬러리를 사용하여 표면 단차를 가지는 산화막의 일부를 연마하고, 상기 산화막상의 초기 단차가 제거된 후에는 세리아 계열의 고평탄도 슬러리를 사용하여 나머지 연마 공정을 행하는 방법으로 산화막을 평탄화하였을 때, 산화막의 저단차 부분 즉 요부에서의 산화막 제거량에 따른 산화막 상면에서의 단차 높이를 측정한 결과를 나타낸 그래프이다. 도 8에는 비교를 위하여 세리아 계열의 고평탄도 슬러리 만을 사용하여 표면 단차를 가지는 산화막을 연마한 경우와, 실리카 슬러리 만을 사용하여 표면 단차를 가지는 산화막을 연마한 경우를 함께 나타내었다.
도 8에서 알 수 있는 바와 같이, 본 발명에 따른 방법에서는 실리카 계열의 슬러리를 사용하여 산화막에 대한 CMP 초기 단계를 행함으로써 초기 단차 제거시 연마 시간 지연 현상이 발생되는 것을 방지할 수 있으며, 초기 단차가 제거된 후에는 세리아 계열의 고평탄도 슬러리를 사용하여 나머지 연마 공정을 행함으로써 우수한 평탄도 특성을 얻을 수 있다. 또한, 세리아 계열의 고평탄도 슬러리에 PSA로서 첨가되는 음이온 계면활성제의 첨가량을 최적화함으로써 CMP 설비의 셀프스톱 기능을 이용하는 것이 가능하게 되어 CMP 공정을 효율적으로 진행할 수 있다.
본 발명에서는 상면에 표면 단차를 가지는 산화막을 평탄화하는 데 있어서 먼저 상기 산화막을 실리카 계열의 슬러리를 사용하여 그 상면으로부터 일부 만을 연마하여 초기 단차를 제거하고, 이어서 세리아 계열의 슬러리 및 평탄도 선택성을 부여하기 위한 첨가제를 포함하는 고평탄도 슬러리를 사용하여 상기 산화막을 연마하여 평탄화된 상면을 가지는 산화막을 형성한다. 본 발명에 따르면, 산화막에 대한 CMP 초기 단계에서는 실리카 계열의 슬러리를 사용함으로써 초기 단차 제거시 연마 시간 지연 현상이 발생되는 것을 방지할 수 있으며, 초기 단차가 제거된 후에는 세리아 계열의 고평탄도 슬러리를 사용하여 나머지 연마 공정을 행함으로써 우수한 평탄도 특성을 얻을 수 있다. 또한, 세리아 계열의 고평탄도 슬러리에서 PSA인 음이온 계면활성제의 첨가량을 최적화함으로써 CMP 설비의 셀프스톱 기능을 이용하는 것이 가능하게 되어 CMP 공정을 효율적으로 진행할 수 있다. 그 결과, CMP 공정 시간 및 공정 단가가 절감되어 반도체 소자 제조 공정에서 생산성을 높일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (14)

  1. 상면에 표면 단차를 가지는 산화막을 실리카 계열의 슬러리를 사용하여 그 상면으로부터 일부 CMP(chemical mechanical polishing)하여 일부 연마된 산화막을 형성하는 제1 CMP 단계와,
    세리아 계열의 슬러리 및 평탄도 선택성을 부여하기 위한 첨가제를 포함하는 고평탄도 슬러리를 사용하여 상기 일부 연마된 산화막을 CMP하여 평탄화된 상면을 가지는 산화막을 형성하는 제2 CMP 단계를 포함하고,
    상기 제2 CMP 단계에서는 상기 제2 CMP 단계에서 사용되는 CMP 설비의 회전 구동 모터의 부하(load)에 따른 상기 산화막의 제거량의 변화가 변곡점을 가지는 비선형적 변화를 나타내도록 상기 첨가제의 농도를 결정하는 단계를 포함하고,
    상기 고평탄도 슬러리는 상기 변곡점을 가지는 비선형적인 산화막 제거량 변화를 제공하도록 결정된 농도의 상기 첨가제를 포함하고,
    상기 제2 CMP 단계에서는 상기 회전 구동 모터의 부하를 계측함으로써 연마 정지점을 결정하는 것을 특징으로 하는 산화막 평탄화 방법.
  2. 제1항에 있어서,
    상기 고평탄도 슬러리는 그 총 중량을 기준으로 0.1 ∼ 5 wt%의 세리아 연마 입자를 포함하는 것을 특징으로 하는 산화막 평탄화 방법.
  3. 제1항에 있어서,
    상기 첨가제는 음이온 계면활성제로 구성되는 것을 특징으로 하는 산화막 평탄화 방법.
  4. 제3항에 있어서,
    상기 음이온 계면활성제는 상기 고평탄도 슬러리의 총 중량을 기준으로 0.1 ∼ 2.5 wt%의 양으로 포함되는 것을 특징으로 하는 산화막 평탄화 방법.
  5. 제4항에 있어서,
    상기 음이온 계면활성제는 상기 고평탄도 슬러리의 총 중량을 기준으로 1.5 wt%의 양으로 포함되는 것을 특징으로 하는 산화막 평탄화 방법.
  6. 삭제
  7. 상면에 요부(凹部) 및 철부(凸部)로 이루어지는 표면 단차가 형성된 반도체 기판상에 상기 요부 및 철부를 동시에 덮는 산화막을 형성하는 단계와,
    제1 슬러리를 사용하여 상기 산화막을 일부 CMP하여 일부 연마된 산화막을 형성하는 제1 CMP 단계와,
    상기 제1 슬러리와는 다른 제2 슬러리로서 세리아 계열의 슬러리를 포함하는 상기 제2 슬러리를 사용하여 상기 일부 연마된 산화막을 CMP하여 평탄화된 산화막을 형성하는 제2 CMP 단계를 포함하고,
    상기 제2 CMP 단계에서는 상기 제2 CMP 단계에서 사용되는 CMP 설비의 회전 구동 모터의 부하에 따른 상기 산화막의 제거량의 변화가 변곡점을 가지는 비선형적 변화를 나타내도록 상기 제2 슬러리에 포함되는 첨가제의 농도를 결정하는 단계를 포함하고,
    상기 제2 슬러리는 상기 변곡점을 가지는 비선형적인 산화막 제거량 변화를 제공하도록 결정된 농도의 상기 첨가제를 포함하고,
    상기 제2 CMP 단계에서는 상기 회전 구동 모터의 부하를 계측함으로써 연마 정지점을 결정하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 슬러리는 실리카 계열의 슬러리로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 슬러리는 그 총 중량을 기준으로 0.1 ∼ 5 wt%의 세리아 연마 입자를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 삭제
  11. 제7항에 있어서,
    상기 첨가제는 음이온 계면활성제로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 음이온 계면활성제는 상기 제2 슬러리의 총 중량을 기준으로 0.1 ∼ 2.5 wt%의 양으로 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 음이온 계면활성제는 상기 제2 슬러리의 총 중량을 기준으로 1.5 wt%의 양으로 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 삭제
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