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KR100551123B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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KR100551123B1
KR100551123B1 KR1020030094971A KR20030094971A KR100551123B1 KR 100551123 B1 KR100551123 B1 KR 100551123B1 KR 1020030094971 A KR1020030094971 A KR 1020030094971A KR 20030094971 A KR20030094971 A KR 20030094971A KR 100551123 B1 KR100551123 B1 KR 100551123B1
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Abstract

본 발명은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 한 프레임기간을 초기화기간을 포함하는 다수의 서브필드로 시분할하고 상기 서브필드들의 서스테인 기간동안 주사전극과 유지전극에 서스테인전압을 가지는 서스테인펄스를 교번적으로 공급하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 초기화기간 중 셋업기간 내에서 상기 주사전극들에 구형파펄스를 인가하고 상기 구형파펄스와 동일시점에 하강되도록 부극성의 방전개시펄스를 상기 유지전극들에 인가하는 단계와, 상기 초기화기간 중 셋다운기간동안 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함한다. Y

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 한 프레임에 포함된 서브필드의 휘도가중치의 일례를 나타내는 도면.
도 3은 서브필드의 기간동안 전극들에 인가되는 구동파형을 나타내는 파형도.
도 4는 어드레스 방전이 발생된 방전셀에서 벽전하의 위치를 나타내는 도면.
도 5는 도 4에 도시된 벽전하에 서스테인 펄스가 공급되었을 때 서스테인 방전이 발생되는 과정을 나타내는 도면.
도 6은 도 5의 서스테인 방전에 의하여 형성된 벽전하의 위치를 나타내는 도면.
도 7은 소거펄스의 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 8은 도 3에 도시된 상승 램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 9는 도 3에 도시된 하강 램프파형에 의하여 벽전하가 이동되는 과정을 나 타내는 도면.
도 10은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 11은 도 10에 도시된 셋업기간동안 온셀들에서 셋업방전이 발생되는 과정을 나타내는 도면.
도 12는 도 11에 도시된 셋업방전에 의하여 형성되는 벽전하의 위치를 나타내는 도면.
도 13은 도 10에 도시된 셋다운기간동안 온셀들에서 셋다운방전이 발생되는 과정을 나타내는 도면.
도 14는 도 13에 도시된 셋다운방전에 의하여 형성되는 벽전하의 위치를 나타내는 도면.
도 15는 어드레스기간에 인가되는 스캔펄스의 전압값을 나타내는 도면.
도 16은 전극들 자체의 저항에 의하여 전극들에 실제로 인가되는 구동파형을 나타내는 도면.
도 17a는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 17b는 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 18은 본 발명의 제 4실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 19는 도 18에 도시된 셋업기간동안 온셀들에서 셋업방전이 발생되는 과정을 나타내는 도면.
도 20은 본 발명의 제 5실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 21은 본 발명의 제 6실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 22는 본 발명의 제 7실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것 이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(Y) 및 유지전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 주사전극(Y)과 유지전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 주사전극(Y) 및 유지전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 유지전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
여기서, 서스테인 기간의 방전 발생원리 및 초기화기간의 벽전하 초기화원리를 도 4와 같은 육각형 형태의 전압곡선(Vt close curve)을 이용하여 상세히 설명하기로 한다. 여기서, 전압곡선(Vt close curve)은 PDP의 방전발생원리 및 전압마진을 측정하기 위한 방법으로 이용되고 있다.
도 4에서 전압곡선 내부의 육각형 영역은 방전셀 내부의 셀전압이 이동되는 지역으로 셀 전압이 육각형 내부 영역에 위치될 때 방전이 발생되지 않는다.(즉, 셀전압이 육각형 외부영역에 위치될 때 방전이 발생된다) 그리고, Y(-)는 주사전극(Y)에 부극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 주사전극(Y), 어드레스전극(X) 및 유지전극(Z)에 부극성 또는 정극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.
그리고, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레 스전극(X)에 전압이 인가되는 경우 어드레스전극(X)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 따라서, 전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 주사전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 유지전극(Z)에 전압이 인가되는 경우 유지전극(Z)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다. 한편, Vtxy, Vtzy, Vtxz, Vtzx, Vtyz 및 Vtyx 등의 전압들은 패널마다 약간씩 달라지게 되고,(셀크기 및 공정편차 등에 의하여) 이에 따라 전압곡선의 형태도 약간씩 달라지게 된다.
서스테인 기간의 동작과정을 설명하면, 어드레스 방전이 발생된 방전셀들에서 벽전하들은 도 4와 같이 그래프의 3사분면에 위치된다. 이후, 도 3과 같이 주사전극(Y)에 정극성의 서스테인 펄스가 인가되면 3사분면에 위치된 벽전하들의 전압값과 정극성의 서스테인 펄스의 전압값이 합쳐져 셀전압은 도 5와 같이 그래프의 3사분면에 위치된 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 주사전극(Y)과 유지전극(Z)간에 서스테인 방전이 발생된다.
서스테인 방전이 발생된 후 벽전하들은 도 6과 같이 그래프의 1사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 그래프의 1사분면에 위치된다. 이후, 유지전극(Z)에 정극성의 서스테인 펄스가 인가되면 1사분면에 위치된 벽전하들의 전압값과 정극성의 서스테인 펄스의 전압값이 합쳐져 셀전압은 도 6과 같이 그래프의 1사분면에 위치된 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 유지전극(Z)과 주사전극(Y)간에 서스테인 방전이 발생된다.
한편, 서스테인 방전이 발생된 후 벽전하들은 도 5와 같이 그래프의 3사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 -X축으로 서스테인전압(Vs)만큼 이격된 곳에서 약간 아래쪽, 즉 그래프의 3사분면에 위치된다. 실제로, 서스테인 기간에는 도 5 및 도 6과 같은 과정을 소정횟수 반복하면서 서스테인 방전을 일으킨다.
서스테인방전이 완료된 후에 벽전하들은 도 7과 같이 그래프의 1사분면에 위치된다.(즉, 주사전극(Y)에 마지막 서스테인 펄스가 인가된다) 이후, 유지전극들(Z)에 소거램프파형(erase)이 공급된다. 유지전극(Z)에 소거램프파형(erase)이 공급되면 셀전압은 도 7과 같이 그래프의 1사분면의 면방전 영역을 경유(즉, Z(+)측으로 이동)하여 이동된다. 여기서, 셀 내에서는 약방전(즉, 램프파형에 의하여)이 발생되고, 셀전압은 그래프의 1사분면 면방전영역을 경유하여 이동된다. 그러면, 벽전하들은 1/2의 기울기로 움직이면서 A1의 위치로 이동된다.
즉, 소거방전이 완료된 후에 벽전하들은 도 8과 같이 A1의 위치로 이동된다. 그리고, 서스테인 기간에 서스테인 방전이 발생되지 않은 셀들(즉, 이전 서브필드에서 어드레스 방전이 발생되지 않은 셀들)의 벽전하들은 도 8의 A2의 위치를 유지한다.(즉, 어드레스 방전이 발생되지 않은 셀들의 벽전하들은 이전 서브필들의 초 기화기간으로부터 다음 서브필드의 초기화기간까지 A2의 위치를 유지한다)
이후, 주사전극들(Y)에 상승 램프파형(Ramp-up)이 공급된다. 주사전극들(Y)에 상승 램프파형(Ramp-up)이 공급되면 이전 서브필드의 서스테인 기간에 방전이 발생된 방전셀들의 셀전압은 A1으로부터 3사분면의 면방전 영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 여기서, 셀전압이 그래프의 3사분면의 면방전영역을 경유하게 되면(램프펄스에 의한 약방전 발생) 벽전하들이 1/2의 기울기로 움직인다. 따라서, A1의 지점에 위치된 벽전하들은 A3의 위치로 이동된다.(셀전압이 C점으로 이동되는 시간) 그리고, 셀전압은 전압곡선 내에 위치되어야 하기 때문에 그래프의 C점으로 하강된다. 여기서, 셀전압이 3사분면의 꼭지점(즉, C지점)에 위치되면 벽전하들은 1의 기울기로 움직인다. 따라서, A3의 지점에 위치된 벽전하들은 1의 기울기로 B지점까지 이동된다.
한편, 주사전극들(Y)에 상승 램프파형(Ramp-up)이 공급되면 이전 서브필드에서 서스테인 방전이 발생되지 않은 방전셀들의 셀전압은 A2의 지점으로부터 3사분면의 면방전 영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 여기서, 셀전압이 그래프의 3사분면의 면방전영역을 경유하게 되면(램프펄스에 의한 약방전 발생) 벽전하들은 1/2의 기울기로 움직인다. 따라서, A2의 지점에 위치된 벽전하들은 A4의 위치로 이동된다.(셀전압이 C점으로 이동되는 시간) 그리고, 셀전압은 전압곡선 내에 위치되어야 하기 때문에 그래프의 C점으로 하강된다. 여기서, 셀전압이 3사분면의 꼭지점(즉, C지점)에 위치되면 벽전하들은 1의 기울기로 움직인다. 따라서, A4의 지점에 위치된 벽전하들은 1의 기울기로 B지점까지 이동된다.
즉, 초기화기간에 상승 램프파형(Ramp-up)이 공급되면 모든 방전셀들의 벽전하들이 B지점으로 이동되게 된다. 이후, 상승 램프파형(Ramp-up)으로부터 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)로 공급된다.
주사전극들(Y)로 하강 램프파형(Ramp-down)이 공급되면 도 9와 같이 C점에 위치된 셀전압이 C1 지점으로 이동된다. 그리고, 하강 램프파형(Ramp-down)이 기울기를 가지고 하강되는 시점에 유지전극(Z)에 정극성의 전압이 인가된다. 그러면, C1지점에 위치된 셀전압은 C2의 지점으로 이동된다. 이후, 하강 램프파형(Ramp-down)이 지속적으로 하강되기 때문에 셀전압은 C2의 지점으로부터 1사분면의 면방전영역을 경유하여 이동된다. 여기서, 셀전압이 1사분면의 면방전영역을 경유하게 되면 벽전하들이 1/2의 기울기로 움직인다. 따라서, B점에 위치되었던 벽전하들은 A2의 위치로 이동된다. 즉, 초기화기간에 하강 램프파형(Ramp-down)이 공급되면 B점에 위치된 벽전하들이 A2의 지점으로 이동되어 방전셀들이 초기화된다.
즉, 종래의 PDP에서는 초기화기간동안 상승 램프파형(Ramp-up) 및 하강 램프파형(Ramp-down)을 연속적으로 공급함으로써 모든 방전셀들의 벽전하를 A2의 지점으로 초기화한다. 이를 위하여, 종래의 PDP에서는 많은 시간동안 높은 전압값을 가지는 상승 램프파형(Ramp-up)을 공급해야 한다. 이와 같이 높은 전압값을 가지는 상승 램프파형(Ramp-up)이 인가되면 초기화기간동안 발생되는 방전에 의하여 많은 빛이 생성되고, 이에 따라 콘트라스트가 저하되는 문제점이 발생된다. 특히, 종래의 PDP에서는 이전 서브필드에서 서스테인 방전이 발생되지 않은 오프셀들에서 초기화기간동안 방전이 발생되기 때문에 높은 콘트라스트를 확보하기 곤란했다.(실제로, 콘트라스트는 오프셀에서 발생되는 빛의 양에 의하여 결정된다) 그리고, 종래에는 초기화기간동안 높은 전압을 인가하기 때문에 많은 소비전력이 소모됨과 아울러 많은 시간동안 상승 램프파형(Ramp-up)을 인가해야 하기 때문에 실제로 구동에 필요한 서스테인 기간에 충분한 시간을 할당할 수 없는 문제점이 발생된다.
따라서, 본 발명의 목적은 콘트라스트를 향상시킬 수 있도록 한 PDP의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 한 프레임기간을 초기화기간을 포함하는 다수의 서브필드로 시분할하고 상기 서브필드들의 서스테인 기간동안 주사전극과 유지전극에 서스테인전압을 가지는 서스테인펄스를 교번적으로 공급하는 PDP의 구동방법에 있어서, 상기 초기화기간 중 셋업기간 내에서 상기 주사전극들에 구형파펄스를 인가하고 상기 구형파펄스와 동일시점에 하강되도록 부극성의 방전개시펄스를 상기 유지전극들에 인가하는 단계와, 상기 초기화기간 중 셋다운기간동안 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 PDP의 구동방법은 상기 초기화기간 중 셋업기간 내에서 상기 주사전극들에 구형파펄스를 인가하고 상기 구형파펄스와 동일시점에 하강되도록 부극성의 방전개시펄스를 상기 유지전극들에 인가하는 단계와, 상기 초기화기간 중 셋다운기간동안 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 PDP의 구동방법은 상기 유지전극들에 인가되는 마지막 서스테인펄스를 인가하는 단계와, 상기 마지막 서스테인펄스와 일부기간 중첩되는 구형파펄스를 상기 주사전극들에 인가하는 단계와, 상기 구형파펄스에 이어서 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 10 내지 도 22를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 10은 본 발명의 제 1실시예에 의한 PDP의 구동방법을 나타내는 파형도이다.
도 10을 참조하면, 본 발명의 제 1실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.
초기화기간 중 셋업기간에는 모든 주사전극들에 셋업펄스(SUP)를 인가하여 이전 서브필드(SFi)에서 방전이 일어난 온셀들에서 셋업방전을 일으킨다. 이때, 이전 서브필드(SFi)에서 방전이 일어나지 않은 오프셀들에서는 셋업방전이 일어나지 않는다. 이를 위해, 서스테인 기간에 공급되는 마지막 서스테인 펄스(sus)는 유지전극들(Z)에 공급된다. 그리고, 서스테인 기간에는 소거램프펄스가 공급되지 않는다.
셋업방전이 발생되는 과정을 전압곡선을 이용하여 상세히 설명하면, 먼저 마지막 서스테인 펄스(sus)가 유지전극들(Z)에 공급되었기 때문에 온셀들의 벽전하는 도 11과 같이 전압곡선의 3사분면인 D2의 지점에 위치된다. 그리고, 오프셀들의 벽전하는 전압곡선의 중심부인 D1의 지점에 위치된다.(오프셀들의 벽전하는 이전 서브필드의 초기화기간으로부터 다음 서브필드의 초기화기간동안 D1의 위치를 유지한다)
이후, 셋업기간동안 정극성의 셋업펄스(SUP)가 주사전극들(Y)에 인가되면 온셀들의 셀전압은 D2의 지점으로부터 전압곡선의 3사분면 면방전영역을 경유하여 이동되고, 이에 따라 온셀들에서 셋업방전이 발생된다. 그리고, 오프셀들의 셀전압은 D1의 지점으로부터 전압곡선의 3사분면인 E4의 위치로 이동된다. 여기서, 오프셀들의 셀전압은 전압곡선내에 위치되기 때문에 셋업방전이 발생되지 않는다. 이를 위해, 계단파 형태의 셋업펄스(SUP)의 초기전압값은 온셀들에서만 방전이 일어나는 전압, 예를 들면 서스테인 전압(Vs)으로 설정된다.
한편, 셋업펄스(SUP)는 서스테인전압(Vs)(초기전압)까지 기울기 없이 상승되기 때문에 셋업방전으로 강한방전이 발생되고, 이에 따라 온셀들의 벽전하들은 도 12와 같이 전압곡선의 1사분면으로 이동됨과 아울러 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 곳에서 수렴되기 시작한다. 이때, 셋업펄스(SUP)는 서스테인 전압(Vs)보다 낮은 제 1전압(V1)으로 하강된다. 이와 같이 셋업펄스(SUP)가 제 1전압(V1)으로 하강되면 전압곡선의 1사분면으로 이동된 온셀들의 벽전하들은 전압곡선의 중심부에서 제 1전압(V1)만큼 떨어진 E2의 지점으로 수렴된다. 여기서, 셋업펄스(SUP)는 온셀들의 벽전하들이 전압곡선의 E2지점으로 수렴될 수 있도록 제 1전압(V1)을 소정시간 유지한다. 다시 말하여, 셋업펄스(SUP)가 서스테인 전압(Vs) 을 유지하는 시간보다 제 1전압(V1)을 유지하는 시간을 길게 설정하여 온셀들의 벽전하들이 E2의 지점으로 수렴되도록 한다.(실제로, 서스테인 전압(Vs)을 유지하는 시간은 짧게 설정된다)
초기화기간 중 셋다운기간에는 온셀들에서 셋다운방전을 일으켜 온셀들의 벽전하를 전압곡선의 중심부인 D1의 위치로 이동시킨다. 여기서, 오프셀들에서는 셋다운 방전이 일어나지 않는다. 이를 상세히 설명하면, 먼저 셋업펄스(SUP)는 제 1전압(V1)으로부터 기저전위(GND)로 급격히 하강된다. 셋업펄스(SUP)가 기저전위(GND)로 급격히 하강되면 온셀들의 셀전압은 도 13과 같이 D1의 위치로부터 E2의 지점으로 이동된다.(셋업펄스(SUP)에 의하여 강방전이 발생되었기 때문에 온셀들의 셀전압은 전압곡선의 중심부인 D1의 지점에 위치된다)
그리고, 온셀들의 셀전압은 유지전극들(Z)에 인가되는 정극성의 직류전압(Vz)에 의하여 E3의 지점으로 이동된다. 여기서, 정극성 직류전압(Vz)의 전압레벨은 서스테인 전압(Vs)보다 낮게 설정되어 방전이 일어나지 않도록 제어된다. 이후, 주사전극들(Z)에 인가되는 부극성의 셋다운펄스(SDP)(램프파형)가 기울기를 가지고 하강되도록 인가된다. 그러면, E3의 지점에 위치된 셀전압은 대략 전압곡선 1사분면의 꼭지점영역을 경유하도록 이동된다. 이때, 셋다운펄스(SDP)는 램프파형으로 인가되기 때문에 온셀들에서 약방전이 발생된다. 따라서, E3의 지점에 위치된 셀전압은 도 14와 같이 1의 기울기로 D1의 지점으로 이동되게 된다.
한편, 셋다운기간동안 오프셀들의 셀전압은 도 11과 같이 전압곡선의 3사분면인 E4의 지점으로부터 전압곡선의 1사분면으로 이동되기 때문에 셋다운방전이 발 생되지 않는다. 다시 말하여, 셋다운펄스(SDP)에 의하여 오프셀들의 셀전압은 전압곡선의 1사분면 내에 위치되고, 이에 따라 오프셀들의 벽전하들은 D1의 위치를 유지한다. 이를 위해, 셋다운펄스(SDP)는 오프셀들에서 셋다운방전이 일어나지 않는 제 2전압(-V2)까지 하강된다. 실제로, 제 2전압(-V2)은 온셀들에서만 셋다운방전이 일어날 수 있도록 패널의 해상도, 인치등을 고려하여 실험적으로 설정된다.
이와 같은, 본 발명에서는 초기화기간동안 모든 방전셀들의 벽전하가 전압곡선의 중심부인 D1의 지점으로 수렴되게 된다. 여기서, 본 발명에서는 초기화기간동안 이전 서브필드에서 방전이 발생된 온셀들에서만 방전을 일어나기 때문에 콘트라스트를 향상시킬 수 있다. 그리고, 셋업기간동안 서스테인 전압(Vs) 및 제 1전압(V1)을 가지는 계단파 형태의 파형을 인가하기 때문에 종래에 비하여 소비전력을 저감함과 아울러 인가시간을 단축할 수 있다.
어드레스기간에는 부극성의 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 그러면, 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스 방전이 발생된 셀들 내에는 소정의 벽전하가 형성된다.
한편, 어드레스기간동안 인가되는 스캔펄스(scan)는 부극성의 제 3전압(-V3)으로부터 부극성의 제 4전압(-V4)으로 하강되도록 설정된다. 즉, 초기화기간동안 전압곡선의 중심부인 D1의 지점으로 벽전하들이 수렴되었기 때문에 어드레스 방전을 일으키기 위하여 종래보다 낮은 전위를 가지는 스캔펄스(scan)를 인가한다. 이 를 상세히 설명하면, 종래에는 도 15과 같이 초기화기간동안 A2의 위치로 벽전하들이 수렴되기 때문에 셀전압이 F1의 위치로부터 1사분면의 꼭지점으로 이동될 수 있도록 스캔펄스(scan)의 전위가 설정된다. 하지만, 본 발명에서는 초기화기간동안 D1의 위치로 벽전하들이 수렴되기 때문에 셀전압이 F2의 위치로부터 1사분면의 꼭지점으로 이동될 수 있도록 스캔펄스(scan)의 전위가 설정된다. 한편, 본 발명에서 제 3전압(-V3) 및 제 4전압(-V4)의 전압값은 안정적인 어드레스 방전이 일어날 수 있도록 다양한 실험에 의하여 결정된다.
한편, 어드레스기간에는 셋다운기간에 인가된 정극성의 직류전압(Vz)이 계속적으로 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다.
한편, 본 발명의 제 1실시예에 의한 구동파형은 이상적인 경우를 나타낸다. 실제로, 전극들(Y,X,Z)에 구동파형을 인가하는 경우 전극들(Y,X,Z)의 자체저항등에 의하여 도 16과 같이 파형들이 약간의 기울기를 갖게 된다. 그리고, 셋업펄스(SUP)는 도 10과 같이 서스테인전압(Vs)으로부터 제 1전압(V1)까지 급격히 하강되지 않도 소정의 기울기를 갖고 하강된다. 실제로, 본 발명에서는 도 17a와 같이 셋업펄스(SUP)가 서스테인전압(Vs)으로부터 제 1전압(V1)으로 기울기를 가지고 하강하도록 인가할 수 있다.
그리고, 본 발명에서는 도 17b와 같이 셋업펄스(SUP)가 서스테인전압(Vs)을 유지하는 기간과 유지전극(Z)에 인가되는 마지막 서스테인펄스(sus)가 소정기간 중첩되도록 설정될 수 있다. 여기서, 마지막 서스테인펄스(sus)는 셋업펄스(SUP)가 서스테인전압(Vs)을 유지하는 구간 중 일부기간에 중첩된다. 그러면, 셋업방전은 마지막 서스테인펄스(sus)가 하강되는 시점에서 발생된다. 그외의 동작과정을 도 10에 도시된 본 발명의 제 1실시예와 동일하다.
도 18은 본 발명의 제 2실시예에 의한 PDP의 구동방법을 나타내는 파형도이다.
도 18을 참조하면, 본 발명의 제 2실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.
초기화기간중 셋업기간에는 모든 주사전극들(Y)에 셋업펄스(SUP)를 인가함과 아울러 셋업펄스(SUP)와 소정기간 중첩되도록 유지전극들(Z)에 방전개시펄스(DP)를 인가하여 이전 서브필드에서 방전이 일어난 온셀들에서 셋업방전을 일으킨다. 이때, 이전 서브필드에서 방전이 일어나지 않은 오프셀들에서는 셋업방전이 일어나지 않는다. 이를 위해, 서스테인 기간에 공급되는 마지막 서스테인 펄스(sus)는 유지전극들(Z)에 공급된다. 그리고, 서스테인 기간에는 소거램프펄스가 공급되지 않는다.
셋업방전이 발생되는 과정을 전압곡선을 이용하여 상세히 설명하면, 먼저 마지막 서스테인 펄스(sus)가 유지전극들(Z)에 공급되었기 때문에 온셀들의 벽전하는 도 19와 같이 전압곡선의 3사분면인 D2의 지점에 위치된다. 그리고, 오프셀들의 벽전하는 전압곡선의 중심부인 D1의 지점에 위치된다.(오프셀들의 벽전하는 이전 서브필드의 초기화기간으로부터 다음 서브필드의 초기화기간동안 D1의 위치를 유지한다)
이후, 셋업기간동안 서스테인전압(Vs)보다 낮은 제 1전압(V1)으로 설정된 셋업펄스(SUP)가 주사전극들(Y)에 인가된다. 정극성의 셋업펄스(SUP)가 주사전극들(Y)에 인가되면 온셀들의 셀전압은 D2의 지점으로부터 G1의 지점으로 이동된다. 즉, 셋업펄스(SUP)의 전압값이 주사전극들(Y)보다 낮게 설정되기 때문에 온셀들의 셀전압은 전압곡선 내부에 위치되고, 이에 따라 방전이 일어나지 않는다. 한편, 유지전극들(Z)에는 셋업펄스(SUP)와 동일시점에 하강되는 부극성의 방전개시펄스(DP)가 인가된다. 부극성의 방전개시펄스(DP)가 유지전극들(Z)에 인가되면 온셀들의 셀전압이 G1의 지점으로부터 3사분면의 면방전영역을 경유하여 이동되고, 이에 따라 온셀들에서 셋업방전이 발생된다.
여기서, 방전개시펄스(DP)는 셋업펄스(SUP)보다 좁은 폭, 예를 들어 온셀들에서 방전이 발생될 수 있는 폭으로 설정된다. 그리고, 방전개시펄스(DP)의 절대치 전압값(V5)은 온셀들에서만 방전이 일어날 수 있도록 제 1전압(V1)과 합쳐져 서스테인 전압(Vs) 이상으로 설정될 수 있다.
한편, 정극성의 셋업펄스(SUP)가 주사전극들(Y)에 인가되면 오프셀들의 셀전압은 D1의 지점으로부터 G2의 지점으로 이동된다. 그리고, 유지전극들(Z)에 인가되는 방전개시펄스(DP)에 의하여 오프셀들의 셀전압은 G2의 지점으로부터 전압곡선 의 3사분면인 G3의 위치로 이동된다. 여기서, 오프셀들의 셀전압은 전압곡선내에 위치되기 때문에 셋업방전이 발생되지 않는다.
한편, 셋업펄스(SUP) 및 방전개시펄스(DP)는 기울기없이 상승되기 때문에 셋업방전으로 강한방전이 발생되고, 이에 따라 온셀들의 벽전하들은 도 12와 같이 전압곡선의 1사분면으로 이동됨과 아울러 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 곳에서 수렴되기 시작한다. 이때, 유지전극들(Z)에 인가된 방전개시펄스(DP)가 기저전위(GND)로 상승되기 때문에 전압곡선의 1사분면으로 이동된 온셀들의 벽전하들은 전압곡선의 중심부에서 제 1전압(V1)만큼 떨어진 E2의 지점으로 수렴된다. 여기서, 방전개시펄스(DP)와 셋업펄스(SUP)가 중첩되는 기간보다 중첩되지 않는 기간을 넓게 설정하여 온셀들의 벽전하들을 안정적으로 E2의 지점으로 수렴한다.
초기화기간 중 셋다운기간에는 온셀들에서 셋다운방전을 일으켜 온셀들의 벽전하를 전압곡선의 중심부인 D1의 위치로 이동시킨다. 여기서, 오프셀들에서는 셋다운 방전이 일어나지 않는다. 이를 상세히 설명하면, 먼저 셋업펄스(SUP)는 제 1전압(V1)으로부터 기저전위(GND)로 급격히 하강된다. 셋업펄스(SUP)가 기저전위(GND)로 급격히 하강되면 온셀들의 셀전압은 도 13과 같이 D1의 위치로부터 E2의 지점으로 이동된다.(셋업펄스(SUP) 및 방전개시펄스(DP)에 의하여 강방전이 발생되었기 때문에 온셀들의 셀전압은 전압곡선의 중심부인 D1의 지점에 위치된다)
그리고, 온셀들의 셀전압은 유지전극들(Z)에 인가되는 정극성의 직류전압(Vz)에 의하여 E3의 지점으로 이동된다. 여기서, 정극성 직류전압(Vz)의 전압레벨은 서스테인 전압(Vs)보다 낮게 설정되어 온셀들에서 방전이 일어나지 않도록 제어된다. 이후, 주사전극들(Z)에 인가되는 부극성의 셋다운펄스(SDP)(램프파형)가 기울기를 가지고 하강되도록 인가된다. 그러면, E3의 지점에 위치된 셀전압은 대략 전압곡선 1사분면의 꼭지점영역을 경유하도록 이동된다. 이때, 셋다운펄스(SDP)는 램프파형으로 인가되기 때문에 온셀들에서 약방전이 발생된다. 따라서, E3의 지점에 위치된 셀전압은 도 14와 같이 1의 기울기로 D1의 지점으로 이동되게 된다.
한편, 셋다운기간동안 오프셀들의 셀전압은 도 19과 같이 전압곡선의 3사분면인 G3의 지점으로부터 전압곡선의 1사분면으로 이동되기 때문에 셋다운방전이 발생되지 않는다. 다시 말하여, 셋다운펄스(SDP)에 의하여 오프셀들의 셀전압은 전압곡선의 1사분면 내에 위치되고, 이에 따라 오프셀들의 벽전하들은 D1의 위치를 유지한다. 이를 위해, 셋다운펄스(SDP)는 오프셀들에서 셋다운방전이 일어나지 않는 제 2전압(-V2)까지 하강된다. 실제로, 제 2전압(-V2)은 온셀들에서만 셋다운방전이 일어날 수 있도록 패널의 해상도, 인치등을 고려하여 실험적으로 설정된다.
이와 같은, 본 발명의 제 2실시예에서는 초기화기간동안 모든 방전셀들의 벽전하가 전압곡선의 중심부인 D1의 지점으로 수렴되게 된다. 여기서, 본 발명에서는 초기화기간동안 이전 서브필드에서 방전이 발생된 온셀들에서만 방전을 일어나기 때문에 콘트라스트를 향상시킬 수 있다. 그리고, 셋업기간동안 주사전극들에 제 1전압(V1)을 가짐과 아울러 구형파형태의 셋업펄스(SUP)를 인가하기 때문에 소 비전력을 저감함과 아울러 인가시간을 단축할 수 있다.
어드레스기간에는 부극성의 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 그러면, 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스 방전이 발생된 셀들 내에는 소정의 벽전하가 형성된다.
한편, 어드레스기간동안 인가되는 스캔펄스(scan)는 부극성의 제 3전압(-V3)으로부터 부극성의 제 4전압(-V4)으로 하강되도록 설정된다. 즉, 초기화기간동안 전압곡선의 중심부인 D1의 지점으로 벽전하들이 수렴되었기 때문에 어드레스 방전을 일으키기 위하여 종래보다 낮은 전위를 가지는 스캔펄스(scan)를 인가한다.
한편, 어드레스기간에는 셋다운기간에 인가된 정극성의 직류전압(Vz)이 계속적으로 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다.
도 20은 본 발명의 제 3실시예에 의한 PDP의 구동방법을 나타내는 파형도이다.
도 20을 참조하면, 본 발명의 제 3실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유 지시키기 위한 서스테인 기간으로 나뉘어 구동된다. 여기서, 본 발명의 제 3실시예는 셋업기간에 인가되는 파형을 제외하고 도 10에 도시된 본 발명의 제 1실시예와 동일하게 설정된다. 따라서, 본 발명의 제 3실시예는 셋업기간을 중심으로 설명하기로 한다.
먼저, 셋업기간에는 모든 주사전극들(Y)에 셋업펄스(SUP)를 인가하여 온셀들에서 셋업방전을 일으킨다. 이때, 이전 서브필드에서 방전이 일어나지 않은 오프셀들에서는 셋업방전이 일어나지 않는다. 이를 위해, 서스테인 기간에 공급되는 마지막 서스테인 펄스(sus)는 유지전극들(Z)에 공급된다. 그리고, 서스테인 기간에는 소거램프펄스가 공급되지 않는다.
셋업방전이 발생되는 과정을 상세히 설명하면, 먼저 마지막 서스테인 펄스(sus)가 유지전극들(Z)에 공급되었기 때문에 온셀들의 벽전하는 도 11과 같이 전압곡선의 3사분면인 D2의 지점에 위치된다. 그리고, 오프셀들의 벽전하는 전압곡선의 중심부인 D1의 지점에 위치된다.(오프셀들의 벽전하는 이전 서브필드의 초기화기간으로부터 다음 서브필드의 초기화기간동안 D1의 위치를 유지한다)
이후, 셋업기간동안 서스테인 전압(Vs)을 가지는 셋업펄스(SUP)가 주사전극들(Y)에 인가된다. 이때, 셋업펄스(SUP)의 펄스 폭(T1)은 서스테인 펄스(sus)의 펄스 폭(T2)보다 좁게 설정된다.(T1<T2) 서스테인전압(Vs)을 가지는 셋업펄스(SUP)가 주사전극들(Y)에 인가되면 온셀들에서 셋업방전이 발생된다. 여기서, 셋업펄스(SUP)는 구형파형태로 인가되기 때문에 셋업방전으로 강한방전이 발생되고, 이에 따라 온셀들의 벽전하들은 전압곡선의 1사분면으로 이동된다. 여기 서, 셋업펄스(SUP)의 펄스 폭(T1)이 서스테인 펄스(sus)의 펄스 폭(T2)보다 좁게 설정되기 때문에 도 12와 같이 온셀들의 벽전하들은 전압곡선의 중심부에서 제 1전압(V1)만큼 떨어진 E2의 지점으로 수렴된다. 다시 말하여, 본 발명의 제 3실시예에서는 온셀들의 벽전하들이 E2의 지점으로 수렴될 수 있도록 셋업펄스(SUP)의 펄스 폭(T1)을 좁게 설정한다.
이후, 셋다운기간, 어드레스기간 및 서스테인기간의 동작과정을 본 발명의 제 1실시예와 동일하므로 상세한 설명은 생략하기로 한다.
도 21은 본 발명의 제 4실시예에 의한 PDP의 구동방법을 나타내는 파형도이다.
도 21을 참조하면, 본 발명의 제 4실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다. 여기서, 본 발명의 제 4실시예는 셋업기간에 인가되는 파형을 제외하고 도 10에 도시된 본 발명의 제 1실시예와 동일하게 설정된다. 따라서, 본 발명의 제 4실시예는 셋업기간을 중심으로 설명하기로 한다.
먼저, 셋업기간에는 모든 주사전극들(Y)에 마지막 서스테인펄스와 동기되는 셋업펄스(SUP)를 인가하여 온셀들에서 셋업방전을 일으킨다. 이때, 이전 서브필드에서 방전이 일어나지 않은 오프셀들에서는 셋업방전이 일어나지 않는다. 이를 위해, 서스테인 기간에 공급되는 마지막 서스테인 펄스(sus)는 유지전극들(Z)에 공급된다. 그리고, 서스테인 기간에는 소거램프펄스가 공급되지 않는다.
셋업방전이 발생되는 과정을 상세히 설명하면, 먼저 마지막 서스테인 펄스(sus)가 유지전극들(Z)에 공급되었기 때문에 온셀들의 벽전하는 도 11과 같이 전압곡선의 3사분면인 D2의 지점에 위치된다. 그리고, 오프셀들의 벽전하는 전압곡선의 중심부인 D1의 지점에 위치된다.(오프셀들의 벽전하는 이전 서브필드의 초기화기간으로부터 다음 서브필드의 초기화기간동안 D1의 위치를 유지한다)
이후, 셋업기간동안 마지막 서스테인 펄스(sus)와 중첩되는 셋업펄스(SUP)가 주사전극들(Y)에 인가된다. 이때, 셋업펄스(SUP)에서 서스테인 펄스(sus)와 중첩되지 않는 부분의 폭은 서스테인 펄스(sus)의 펄스 폭(T2)보다 좁게 설정된다. 주사전극들(Y)에 마지막 서스테인펄스(sus)와 중첩되는 셋업펄스(SUP)가 인가되면 온셀 및 오프셀들에서 방전이 일어나지 않는다. 다시 말하여, 마지막 서스테인펄스(sus)와 셋업펄스(SUP)가 중첩되는 기간동안 셀전압은 전압곡선 내부에 위치되고, 이에 따라 셋업방전이 발생되지 않는다.
이후, 유지전극들(Z)에 인가되는 마지막 서스테인펄스(sus)가 기저전위(GND)로 하강된다. 마지막 서스테인펄스(sus)가 기저전위로 하강되면 주사전극들(Y)에 인가되고 있는 셋업펄스(SUP)(Vs)에 의하여 도 11과 같이 온셀들이 셀전압이 3사분면의 면방전영역을 경유하여 셋업방전이 발생된다. 이때, 셋업펄스로 강한 방전이 발생되기 때문에 온셀들의 벽전하는 전압곡선의 1사분면으로 이동된다. 여기서, 셋업펄스(SUP)에서 서스테인 펄스(sus)와 중첩되지 않는 부분의 폭은 서스테인 펄스(sus)의 펄스 폭(T2)보다 좁게 설정되기 때문에 도 12와 같이 온셀들의 벽전하들은 전압곡선의 중심부에서 제 1전압(V1)만큼 떨어진 E2의 지점으로 수렴된다. 다 시 말하여, 본 발명의 제 3실시예에서는 온셀들의 벽전하들이 E2의 지점으로 수렴될 수 있도록 셋업펄스(SUP)에서 서스테인 펄스(sus)와 중첩되지 않는 부분의 폭은 서스테인 펄스(sus)의 펄스 폭(T2)보다 좁게 설정된다.(실제로, 온셀들의 벽전하들은 중첩되지 않은 기간에 의하여 그 수렴지점이 결정된다)
이후, 셋다운기간, 어드레스기간 및 서스테인기간의 동작과정을 본 발명의 제 1실시예와 동일하므로 상세한 설명은 생략하기로 한다.
한편, 본 발명에서는 셋업기간의 구동파형을 다양하게 설정할 수 있다. 예를 들어, 도 22와 같이 셋업펄스(SUP)가 약간의 상승 기울기를 갖도록 인가할 수 있다.(램프펄스) 이와 같이 약간의 상승 기울기를 가지고 셋업펄스(SUP)가 인가되면 온셀들에서만 방전이 발생되어 벽전하들이 E2의 지점으로 수렴되게 된다. 여기서, 셋업펄스(SUP)의 전압값은 유지전극(Z)에 전압을 인가하였을 때 유지전극과 주사전극(Y)간에 방전이 발생되는 전압보다 낮게 설정된다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법에 의하면 셋업 및 셋다운기간동안 이전 서브필드에서 방전이 발생된 온셀들에서만 방전을 일으키기 때문에 콘트라스트를 향상시킬 수 있다. 아울러, 본 발명에서는 셋업기간동안 구형파 형태의 파형을 인가하기 때문에 셋업기간을 종래보다 줄일 수 있고, 이에 따라 구동에 기여하는 시간을 충분히 확보할 수 있다. 그리고, 본 발명에서는 종래보다 낮은 전압을 가지는 파형을 셋업기간동안 인가하기 때문에 소비전력을 저감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

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  18. 한 프레임기간을 초기화기간을 포함하는 다수의 서브필드로 시분할하고 상기 서브필드들의 서스테인 기간동안 주사전극과 유지전극에 서스테인전압을 가지는 서스테인펄스를 교번적으로 공급하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 초기화기간 중 셋업기간 내에서 상기 주사전극들에 구형파펄스를 인가하고 상기 구형파펄스와 일부기간 중첩되는 부극성의 방전개시펄스를 상기 유지전극들에 인가하는 단계와,
    상기 초기화기간 중 셋다운기간동안 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  19. 제 18 항에 있어서,
    상기 방전개시펄스의 절대치 전압은 상기 구형파펄스의 전압과 합쳐져 상기 셋업방전이 일어날 수 있도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  20. 제 18 항에 있어서,
    상기 방전개시펄스의 절대치 전압은 상기 구형파펄스의 전압과 합쳐져 상기 서스테인전압 이상의 전압값을 갖도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  21. 한 프레임기간을 초기화기간을 포함하는 다수의 서브필드로 시분할하고 상기 서브필드들의 서스테인 기간동안 주사전극과 유지전극에 서스테인전압을 가지는 서스테인펄스를 교번적으로 공급하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 초기화기간 중 셋업기간 내에서 상기 주사전극들에 구형파펄스를 인가하고 상기 구형파펄스와 동일시점에 하강되도록 부극성의 방전개시펄스를 상기 유지전극들에 인가하는 단계와,
    상기 초기화기간 중 셋다운기간동안 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  22. 제 18 항에 있어서,
    상기 구형파펄스와 중첩되는 기간에 해당하는 상기 방전개시펄스의 펄스 폭은 상기 구형파펄스와 중첩되지 않는 기간의 펄스 폭보다 좁은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  23. 제 18 항 또는 제 21 항에 있어서,
    상기 구형파펄스의 전압은 상기 서스테인전압과 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  24. 제 18 항 또는 제 21 항에 있어서,
    상기 구형파펄스의 펄스 폭은 상기 서스테인펄스의 펄스 폭보다 좁은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  25. 한 프레임기간을 초기화기간을 포함하는 다수의 서브필드로 시분할하고 상기 서브필드들의 서스테인 기간동안 주사전극과 유지전극에 서스테인전압을 가지는 서스테인펄스를 교번적으로 공급하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 유지전극들에 인가되는 마지막 서스테인펄스를 인가하는 단계와,
    상기 마지막 서스테인펄스와 일부기간 중첩되는 구형파펄스를 상기 주사전극들에 인가하는 단계와,
    상기 구형파펄스에 이어서 상기 주사전극들에 셋다운펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  26. 제 25 항에 있어서,
    상기 마지막 서스테인펄스와 중첩된 기간에 해당하는 상기 구형파펄스의 폭은 상기 서스테인펄스의 폭보다 좁게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  27. 제 18 항, 제 21 항, 및 제 25 항 중 어느 한 항에 있어서,
    상기 구형파펄스 직전에 전압이 점진적으로 상승하는 정극성의 램프펄스를 상기 주사전극들에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  28. 제 18 항, 제 21 항, 및 제 25 항 중 어느 한 항에 있어서,
    상기 초기화기간에 이은 어드레스기간동안 상기 주사전극들에 부극성의 제 1전압으로부터 부극성의 제 2전압으로 하강되는 스캔펄스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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