[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100550640B1 - 불화아르곤 노광원을 이용한 패턴 형성 방법 - Google Patents

불화아르곤 노광원을 이용한 패턴 형성 방법 Download PDF

Info

Publication number
KR100550640B1
KR100550640B1 KR1020010075228A KR20010075228A KR100550640B1 KR 100550640 B1 KR100550640 B1 KR 100550640B1 KR 1020010075228 A KR1020010075228 A KR 1020010075228A KR 20010075228 A KR20010075228 A KR 20010075228A KR 100550640 B1 KR100550640 B1 KR 100550640B1
Authority
KR
South Korea
Prior art keywords
pattern
etching
argon fluoride
layer
exposure source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020010075228A
Other languages
English (en)
Other versions
KR20030044476A (ko
Inventor
이성권
김상익
서원준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010075228A priority Critical patent/KR100550640B1/ko
Priority to US10/306,084 priority patent/US6933236B2/en
Priority to JP2002349673A priority patent/JP2003297813A/ja
Publication of KR20030044476A publication Critical patent/KR20030044476A/ko
Application granted granted Critical
Publication of KR100550640B1 publication Critical patent/KR100550640B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/909—Controlled atmosphere
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/952—Utilizing antireflective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 별도의 장비나 공정의 추가없이 ArF용 감광막 패턴의 변형을 최소화할 수 있는 불화아르곤 노광원을 이용한 패턴 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 피식각층과 반사방지층을 차례로 형성하는 단계; 상기 반사방지층 상에 불화아르곤용 감광막을 도포하는 단계; 소정의 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 해서 O2/N2, CF4/Ar/O2, CH2F2/Ar/O2 또는 CHF3/CF4/Ar/O2 플라즈마를 이용하여 상기 반사방지층을 선택적으로 식각하여 상기 피식각층 표면을 노출시키면서 상기 감광막패턴의 측벽과 상부 표면을 덮는 폴리머를 형성하는 단계; 및 상기 폴리머를 포함한 상기 감광막 패턴을 마스크로 해서 상기 피식각층을 선택적으로 식각하는 단계를 포함하는 불화아르곤 노광원을 이용한 패턴 형성 방법을 제공한다.
ArF, KrF, SAC, 폴리머, LPC.

Description

불화아르곤 노광원을 이용한 패턴 형성 방법{A forming method of pattern using ArF photolithography}
도 1a 내지 도 1b는 ArF 노광원을 이용한 패턴 형성시 패턴 변형을 도시한 사진,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 감광막 ArF 노광원을 이용한 패턴 형성 공정을 도시한 단면도,
도 3은 본 발명의 공정 적용 후 패턴 변형이 발생하지 않음을 도시한 사진.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 11 : 게이트전극
12 : 하드마스크 절연막 13 : 스페이서
14 : 피식각층 15 : 반사방지층
16 : 감광막 패턴 17 : 폴리머
본 발명은 반도체 기술에 관한 것으로 특히, 불화아르곤(ArF) 노광원을 이용한 패턴 형성 방법에 관한 것이다.
반도체 소자의 진전을 지지해 온 미세 가공 기술은 사진식각(Photo lithography) 기술인 바, 이 기술의 해상력 향상이 반도체 소자의 고집적화의 장래와 직결된다고 해도 과언은 아니다
이러한 사진식각 공정은 주지된 바와 같이, 감광막 패턴을 형성하는 공정과 상기 감광막 패턴을 식각 마스크로 하는 식각 공정을 통해 피식각층을 식각해서 원하는 형태의 패턴 예컨대, 콘택홀 등을 형성하는 공정을 포함하는 바, 여기서 감광막 패턴은 피식각층 상에 감광막을 도포하는 공정과 준비된 노광 마스크를 이용해 감광막을 노광하는 공정 및 소정의 화학용액으로 노광되거나, 또는 노광되지 않은 감광막 감광막 부분을 제거하는 현상 공정을 통해 이루어진다.
한편, 사진식각 공정으로 구현할 수 있는 패턴의 임계치수(Critical Dimension; 이하 CD라 함)는 상기한 노광 공정에서 어떤 파장의 광원을 사용하냐에 따라 좌우된다. 이것은, 노광 공정을 통해 구현할 수 있는 감광막 패턴의 폭에 따라 실제 패턴의 CD가 결정되기 때문이다.
“단계와 반복” 의 노광방식을 채택한 초기의 스테퍼(Stepper)에서 사용한 광원의 파장은 436㎚ (g-line)에서 365㎚(i-line)을 거쳐 현재는 248㎚(KrF Excimer Laser) 파장의 DUV(Deep Ultra-violet)를 이용하는 스테퍼나 스캐너 타입의 노광장비를 주로 사용하고 있다. 248㎚의 DUV 사진식각 기술은 초기에 시간 지 연 효과, 기질 의존성 등과 같은 많은 문제들이 발생하여 0.18㎛ 디자인의 제품을 개발하였다. 그러나 0.15㎛ 이하의 디자인을 갖는 제품을 개발하기 위해서는 새로운 193㎚(ArF Excimer Laser)의 파장을 갖는 새로운 DUV 사진식각 기술로의 기술개발이 필수적이다. 그러나, 이러한 DUV 사진식각 기술에서 해상력을 높이기 위한 여러 기술을 조합한다 하여도 0.1㎛ 이하의 패턴은 불가능하므로 새로운 광원을 갖는 사진식각 기술의 개발이 활발히 진행되고 있다.
현재는 ArF(불화아르곤) 레이저(λ=193㎚)로 하는 장비를 0.11㎛까지의 패턴을 목표로 개발하고 있다. DUV 사진식각 기술은 i-선 대비 해상도 및 DOF 등의 성능면에서 우수하지만, 공정제어가 쉽지 않다. 이러한 문제는 짧은 파장에서 기인된 광학적인 원인과 화학증폭형 레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다. 파장이 짧아지면 정지파 효과에 의한 CD 흔들림 현상과 기질 위상에 의한 반사광의 새김현상이 심해진다. CD 흔들림이란 입사광과 반사광의 간섭 정도가 레지스트의 미소한 두께 차이 또는 기질 필름의 두께차이에 따라 변함으로써 결과적으로 선 두께가 주기적으로 변하는 현상을 말한다. DUV 공정에서는 민감도 향상을 위해서 화학증폭형 레지스트를 사용할 수밖에 없는데, 그 반응메카니즘과 관련하여 PED(Post Exposure Delay) 안정성, 기질 의존성 등의 문제점이 발생하는 바, ArF 노광기술의 핵심 과제 중의 하나는 ArF용 레지스터의 개발이다. ArF는 KrF와 같은 화학 증폭형이지만 재료를 근본적으로 개량해야 하는 필요가 있기 때문인데, ArF 레지스터 재료 개발이 어려운 것은 벤젠고리를 사용할 수 없기 때문이다. 벤젠고리는 건식 식각(Dry etching) 내성을 확보하기 위해 i-선 및 KrF 레지스터에 사용되 어 왔다. 그러나, ArF 레지스터에 벤젠고리가 도입될 경우 ArF 레이저의 파장영역인 193nm에서 흡광도가 크기 때문에 투명성이 떨어져 레지스터 하부까지 노광이 불가능한 문제가 발생한다. 이 때문에, 벤젠고리를 가지지 않고 건식 식각 내성을 확보할 수 있으며, 접착력이 좋고 2.38% TMAH에 현상할 수 있는 재료의 연구가 진행 되고 있다. 현재까지 세계적으로 많은 회사 및 연구소에서 연구성과를 발표하고 있는 상태이다.
예컨대, 상용화 되어 있는 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate) 계통의 폴리머 형태, 또는 이들의 혼합 형태의 레지스터는 상기한 바와 같은 벤젠 구조를 가지고 있다.
따라서, 도 1a 내지 도 1b에 도시된 바와 같이 ArF 노광원을 이용한 사진식각을 통해 랜딩 플러그 콘택(Landing Plug Contact; 이하 LPC라 함) 등의 공정 시 줄무늬 모양 형태의 패턴의 변형(Striation)이 일어나거나, SAC 식각 도중 PR이 뭉치거나(Cluster) 성형 변형(Plastic deformation)되는 현상과 SAC 식각 도중 PR의 내성이 약하여 한쪽으로 몰리는 현상이 발생하는 바, 아직 그 정확한 메카니즘은 알려져 있지 않다.
따라서, ArF 레지스터의 약한 내구성과 불소계 기체에서의 약한 물성적 특성을 보완하는 것이 시급한 과제이다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 별도 의 장비나 공정의 추가없이 ArF용 감광막 패턴의 변형을 최소화할 수 있는 불화아르곤 노광원을 이용한 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 피식각층과 반사방지층을 차례로 형성하는 단계; 상기 반사방지층 상에 불화아르곤용 감광막을 도포하는 단계; 소정의 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 해서 O2/N2, CF4/Ar/O2, CH2F2/Ar/O2 또는 CHF3/CF4/Ar/O2 플라즈마를 이용하여 상기 반사방지층을 선택적으로 식각하여 상기 피식각층 표면을 노출시키면서 상기 감광막패턴의 측벽과 상부 표면을 덮는 폴리머를 형성하는 단계; 및 상기 폴리머를 포함한 상기 감광막 패턴을 마스크로 해서 상기 피식각층을 선택적으로 식각하는 단계를 포함하는 불화아르곤 노광원을 이용한 패턴 형성 방법을 제공한다.
바람직하게, 본 발명의 상기 불화아르곤용 감광막은 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate)를 포함하는 것을 특징으로 한다.
본 발명은, 감광막 패턴 형성 반사방지층을 식각하는 단게에서 식각가스와 압력 및 파워 등의 공정 변수를 적절히 조절함으로써, 패턴 변형을 최소화하는 것을 그 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 감광막 ArF 노광원을 이용한 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
먼저 도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(10) 상에 폴리실리콘과 텅스텐 실리사이드 등의 실리사이드가 적층된 다수의 게이트전극(11) 예컨대, 워드라인 또는 비트라인 등을 형성한다.
즉, 기판(10)과 게이트전극(11)의 접촉 계면에 게이트 산화막(도시하지 않음)을 형성하며, 게이트전극(11) 상에 후속의 자기 정렬 식각(Self Align Contact; 이하 SAC이라 함) 등에 의한 게이트전극(11)의 손실을 방지하기 위한 질화막 등의 하드마스크(12)을 형성한다.
이어서, 게이트전극(11)을 포함한 기판 전면에 질화막 등의 스페이서용 절연막을 증착한 후 전면식각 공정을 통해 게이트전극(11) 측벽에 스페이서(13)를 형성한 다음, 전체 구조 상부에 예컨대, APL(Advanced Planarization Layer) 산화막, BPSG(Boro Phospho Silicate Glass), SOG(Spin On Glass) 또는 HDP(High Density Plasma) 산화막 등의 산화막으로 이루어진 피식각층(14)을 형성한다.
구체적으로, 스페이서용 절연막은 50Å ∼ 500Å의 두께로 증착하며, 전면식각시 20mTorr ∼ 50mTorr의 압력과 300W ∼ 800W의 파워를 유지하며, CHF3/CF4/Ar 등의 식각가스를 이용한다.
이어서, 피식각층(14) 상에 유기계열의 반사방지층(Organic Anti-Refrective Coating)(15)을 소정의 두께로 형성한 후, 반사방지층(15) 상에 ArF용 감광막을 도포한 다음, ArF 노광원을 이용한 사진식각 공정을 통해 감광막 패턴(16)을 형성한다.
구체적으로, 반사방지층(15) 상에 COMA 또는 아크릴레이드 등의 ArF용 감광막을 소정의 두께가 되도록 도포한 다음, 불화아르곤 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 감광막의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 감광막 패턴(16)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 기판(10)의 온도를 적당히 조절하며 반사방지층(15)을 선택적으로 식각하여 피식각층(14) 표면을 노출시킨다. 이 때, 폴리머(17)을 발생시키는 식각 조건을 이용하여 감광막 패턴(16)의 표면, 즉 감광막패턴(16)의 측벽 및 상부에 폴리머(17)를 부착시킨다.
구체적으로, O2/N2 가스를 주식각가스로 300W ∼ 1000W의 파워 및 1mTorr ∼ 100mTorr의 압력 하에서 플라즈마를 이용하여 실시하는 바, 이 때 O2는 1SCCM 내지 50SCCM, N2는 100SCCM 내지 2000SCCM의 유량을 이용하며, 이렇게 생성된 폴리머(17)는 탄소와 불소, 수소기체가 함유된 것으로 후속 피식각층(14) 식각시 감광막 패턴(16)을 보호하여 재현성을 높여주며, 그 두께 증가분 만큼 좁은 콘택 영역 형성을 할 수 있도록 한다.
한편, CHF3/CF4/Ar/O2 가스를 주식각가스로 이용하는 경우 100W 내지 1000W의 파워 및 1mTorr 내지 100mTorr의 압력 하에서 실시하며, 이 때 O2는 1SCCM 내지 50SCCM, N2는 100SCCM 내지 500SCCM의 유량으로 하는 것이 바람직하며, 이 때 CF4/Ar/O2, CH2F2/Ar/O2의 가스를 이용할 수도 있다.
이 때, 폴리머(17)가 적당한 두께가 되도록 식각 시간과 온도를 조절한다.
다음으로, 도 2c에 도시된 바와 같이 폴리머(17)를 포함한 감광막 패턴(16)을 마스크로 해서 피식각층(14)을 선택적으로 식각한다.
구체적으로, 기판(10)의 온도를 적절히 유지하여 실시하며, C4F6를 주식각가스로 1000W ∼ 2000W의 파워 및 10mTorr ∼ 100mTorr의 압력 하에서 식각공정을 실시하며, 상기 주식각가스에 O2 또는 Ar의 식각가스를 더 첨가하여 식각 프로파일과 안정성을 확보하도록 하는 바, 상기 주식각가스와 상기 O2를 1.5:1 내지 2.0:1의 비율로 사용하는 것이 바람직하다.
또한, CH2F2를 첨가할 수도 있는 바, 이 때 O2는 5 내지 50SCCM, Ar은 100 내지 2000SCCM, CH2F2는 1 내지 20SCCM으로 각각의 유량을 제어하는 것이 바람직하다.
여기서, 식각 타겟 선정은 게이트전극(11), 여기서는 하드마스크(12) 상에 형성된 피식각층(14)의 두께를 고려하여 결정하는 바, 본 발명의 실시예에서는 피식각층(14)을 선택적으로 식각하여 게이트전극(11) 사이의 기판(10) 표면을 노출시키는 콘택홀(18)이 형성된다.
다음으로, 도 2d에 도시된 바와 같이 세정 공정을 통해 상기한 SAC 공정시 발생한 부산물을 제거한 다음, 반사방지층(15)과 감광막 패턴(16) 및 폴리머(17) 제거를 통해 패턴 형성 공정이 완료되며, 도 3에 도시된 바와 같이, 패턴 변형이 발생하지 않게 된다.
상기한 바와 같은 본 발명은, 감광막 패턴 형성시 후속 식각 공정에 따른 패턴 변형 방지를 위해 별도의 장비 또는 공정을 사용하지 않고 식각 가스 및 공정 변수를 적절히 조절하여 반사방지층을 식각함으로써, 감광막 패턴 표면에 폴리머를 부착시켜 피식각층 식각 공정에 따른 감광막 패턴의 변형을 최소화하며, 미세 패턴을 형성할 수 있도록 함을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명에서는 콘택홀 형성 공정을 일실시예로 하였으나, 게이트전극 패턴 형성 등 피식각층이 전도막인 경우에도 적용이 가능하며, 패턴 모양이 I형, 홀(Hole)형 또는 고립된 형태 등 다양한 모양에도 적용이 가능하다.
전술한 본 발명은, ArF 사진식각 공정에 따른 PR 패턴의 변형과 손실을 방지할 수 있고록 함으로써, 궁극적으로 반도체 소자의 수율을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (8)

  1. 기판 상에 피식각층과 반사방지층을 차례로 형성하는 단계;
    상기 반사방지층 상에 불화아르곤용 감광막을 도포하는 단계;
    소정의 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 해서 O2/N2, CF4/Ar/O2, CH2F2/Ar/O2 또는 CHF3/CF4/Ar/O2 플라즈마를 이용하여 상기 반사방지층을 선택적으로 식각하여 상기 피식각층 표면을 노출시키면서 상기 감광막패턴의 측벽과 상부 표면을 덮는 폴리머를 형성하는 단계; 및
    상기 폴리머를 포함한 상기 감광막 패턴을 마스크로 해서 상기 피식각층을 선택적으로 식각하는 단계
    를 포함하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 피식각층은 산화막을 포함하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 불화아르곤용 감광막은 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate)를 포함하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 반사방지층을 식각하는 단계에서 O2/N2 가스를 이용하는 경우 300W 내지 1000W의 파워 및 1mTorr 내지 100mTorr의 압력 하에서 실시하며, 이 때 O2는 1SCCM 내지 50SCCM, N2는 100SCCM 내지 2000SCCM의 유량으로 하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 반사방지층을 식각하는 단계에서 CHF3/CF4/Ar/O2 가스를 이용하는 경우 100W 내지 1000W의 파워 및 1mTorr 내지 100mTorr의 압력 하에서 실시하며, 이 때 O2는 1SCCM 내지 50SCCM, N2는 100SCCM 내지 500SCCM의 유량으로 하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 피식각층을 식각하는 단계는 C4F6를 주식각가스로 1000W 내지 2000W의 파워 및 20mTorr 내지 60mTorr의 압력 하에서 실시하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 주식각가스에 O2 또는 Ar의 식각가스를 더 포함하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
  8. 제 7 항에 있어서,
    상기 주식각가스와 상기 O2를 1.5:1 내지 2.0:1의 비율로 사용하는 것을 특징으로 하는 불화아르곤 노광원을 이용한 패턴 형성 방법.
KR1020010075228A 2001-11-30 2001-11-30 불화아르곤 노광원을 이용한 패턴 형성 방법 Expired - Fee Related KR100550640B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020010075228A KR100550640B1 (ko) 2001-11-30 2001-11-30 불화아르곤 노광원을 이용한 패턴 형성 방법
US10/306,084 US6933236B2 (en) 2001-11-30 2002-11-27 Method for forming pattern using argon fluoride photolithography
JP2002349673A JP2003297813A (ja) 2001-11-30 2002-12-02 ＡｒＦレーザ光を用いるパターン形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010075228A KR100550640B1 (ko) 2001-11-30 2001-11-30 불화아르곤 노광원을 이용한 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20030044476A KR20030044476A (ko) 2003-06-09
KR100550640B1 true KR100550640B1 (ko) 2006-02-09

Family

ID=19716481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010075228A Expired - Fee Related KR100550640B1 (ko) 2001-11-30 2001-11-30 불화아르곤 노광원을 이용한 패턴 형성 방법

Country Status (3)

Country Link
US (1) US6933236B2 (ko)
JP (1) JP2003297813A (ko)
KR (1) KR100550640B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125496B2 (en) * 2001-06-28 2006-10-24 Hynix Semiconductor Inc. Etching method using photoresist etch barrier
US7622051B1 (en) * 2003-03-27 2009-11-24 Lam Research Corporation Methods for critical dimension control during plasma etching
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
KR100571658B1 (ko) * 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
US7723238B2 (en) * 2004-06-16 2010-05-25 Tokyo Electron Limited Method for preventing striation at a sidewall of an opening of a resist during an etching process
JP2006032801A (ja) * 2004-07-20 2006-02-02 Nec Electronics Corp 半導体装置の製造方法
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4507120B2 (ja) 2005-11-11 2010-07-21 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US20090191715A1 (en) * 2006-03-09 2009-07-30 Toshio Hayashi Method for etching interlayer dielectric film
KR101070305B1 (ko) * 2007-11-01 2011-10-06 주식회사 하이닉스반도체 수직 채널 반도체 소자의 제조방법
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
JP5956299B2 (ja) * 2012-10-01 2016-07-27 日本電信電話株式会社 微細構造体の製造方法
KR20180082851A (ko) 2017-01-11 2018-07-19 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN113035694B (zh) * 2019-12-25 2024-09-10 中微半导体设备(上海)股份有限公司 刻蚀方法
JP7308876B2 (ja) * 2021-05-07 2023-07-14 東京エレクトロン株式会社 基板処理方法および基板処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
KR19980032877A (ko) * 1996-10-24 1998-07-25 김영환 반도체소자의 콘택홀 제조방법
KR19990036674A (ko) * 1997-10-16 1999-05-25 김영환 반도체 소자의 미세 패턴간극 형성방법
KR20000032021A (ko) * 1998-11-12 2000-06-05 김영환 반도체소자의 콘택홀 제조방법
KR20010005130A (ko) * 1999-06-30 2001-01-15 김영환 시릴레이션에 의한 표면 묘사공정을 이용한 패터닝방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910453A (en) * 1996-01-16 1999-06-08 Advanced Micro Devices, Inc. Deep UV anti-reflection coating etch
TW449872B (en) * 1998-11-12 2001-08-11 Hyundai Electronics Ind Method for forming contacts of semiconductor devices
US6774043B2 (en) * 2000-04-12 2004-08-10 Renesas Technology Corp. Method of manufacturing semiconductor device
US6376384B1 (en) 2000-04-24 2002-04-23 Vanguard International Semiconductor Corporation Multiple etch contact etching method incorporating post contact etch etching
KR20020017182A (ko) 2000-08-29 2002-03-07 윤종용 옥타플루오로부텐으로 이루어지는 식각 가스를 이용한반도체 소자의 제조방법
US6569778B2 (en) * 2001-06-28 2003-05-27 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
KR19980032877A (ko) * 1996-10-24 1998-07-25 김영환 반도체소자의 콘택홀 제조방법
KR19990036674A (ko) * 1997-10-16 1999-05-25 김영환 반도체 소자의 미세 패턴간극 형성방법
KR20000032021A (ko) * 1998-11-12 2000-06-05 김영환 반도체소자의 콘택홀 제조방법
KR20010005130A (ko) * 1999-06-30 2001-01-15 김영환 시릴레이션에 의한 표면 묘사공정을 이용한 패터닝방법

Also Published As

Publication number Publication date
JP2003297813A (ja) 2003-10-17
US20030114012A1 (en) 2003-06-19
US6933236B2 (en) 2005-08-23
KR20030044476A (ko) 2003-06-09

Similar Documents

Publication Publication Date Title
KR100479600B1 (ko) 콘택 형성 방법
JP4420592B2 (ja) 半導体素子の微細パターン形成方法
KR100550640B1 (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
US20030181054A1 (en) Method for fabricating semiconductor device using photoresist pattern formed with argon fluoride laser
KR100551071B1 (ko) 반도체소자 제조방법
KR100489360B1 (ko) 불화아르곤 노광원을 이용한 반도체 소자 제조 방법
JP4081793B2 (ja) フォトレジストパターンを利用した半導体素子の製造方法
KR20040057502A (ko) 불화아르곤 노광원을 이용한 반도체소자의 패턴 형성 방법
KR100443346B1 (ko) 반도체 소자의 미세 콘택홀 형성방법
KR100440776B1 (ko) 불화아르곤 노광원을 이용한 반도체 소자 제조 방법
KR100533967B1 (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR20040057434A (ko) 반도체소자 제조방법
KR20030001134A (ko) 자기 정렬 콘택 형성 방법
KR100816687B1 (ko) 패턴 형성 방법
KR100808050B1 (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR20030041044A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR100753097B1 (ko) 불화아르곤 노광원을 이용한 반도체소자 제조방법
KR20030042542A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR100527398B1 (ko) 불화아르곤 전사법을 이용한 자기 정렬 콘택 형성 방법
KR20030044473A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR20030042879A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR20030049895A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR100858874B1 (ko) 불화아르곤 노광원을 이용한 반도체소자 제조방법
KR20030049164A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
JP2005223290A (ja) パターン形成方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011130

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20030407

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20011130

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050831

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060123

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060202

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060203

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090121

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100126

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110126

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120126

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee