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KR100541160B1 - 고속 동작에 적합한 ｘ 주소 추출기 및 메모리 - Google Patents

고속 동작에 적합한 ｘ 주소 추출기 및 메모리 Download PDF

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KR100541160B1
KR100541160B1 KR1020030091674A KR20030091674A KR100541160B1 KR 100541160 B1 KR100541160 B1 KR 100541160B1 KR 1020030091674 A KR1020030091674 A KR 1020030091674A KR 20030091674 A KR20030091674 A KR 20030091674A KR 100541160 B1 KR100541160 B1 KR 100541160B1
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signal
address
inverter
output
clock
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유민영
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주식회사 하이닉스반도체
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Abstract

본 발명은 DRAM(dynamic random access memory) 등의 메모리에 관한 발명이다. 특히 고속 동작에 적합한 X 주소 추출기 및 메모리에 관련된 발명이다.
DRAM은 일반적으로 주소 선을 통하여 X 주소 및 Y 주소를 전송받는다. 이중 X 주소는 명령 선을 통하여 액티브 명령이 DRAM으로 입력되는 기간에 입력되며, Y 주소는 읽기/쓰기 명령이 DRAM으로 입력되는 기간에 입력된다. X 주소 추출기는 주소 선을 통하여 전송되는 X 주소 및 Y 주소 중에서 X 주소를 추출하는 기능을 수행한다.
종래 기술에 의한 X 주소 추출기는 주소 신호가 X 주소에서 다른 값으로 변화한 후에, 선택 신호가 논리값 '1'에서 논리값 '0'으로 변화하는 경우에는 X 주소 신호의 값이 X 주소가 아닌 다른 값을 가지게 된다는 문제점과 출력 X 주소 신호가 많이 지연된다는 문제점이 있다.
본 발명에 의한 X 주소 추출기는 클락 신호 생성기, 선택 신호 생성기, 주소 신호 지연기 및 X 주소 스위치를 포함하며, 상기한 종래기술의 문제점을 가지지 아니한다.
DRAM, 메모리(memory), X 주소 추출기(X address extractor).

Description

고속 동작에 적합한 Ｘ 주소 추출기 및 메모리 {X ADDRESS EXTRACTOR AND MEMORY FOR HIGH SPEED OPERATION}
도 1은 종래기술에 의한 X 주소 추출기의 계통도(block diagram)이다.
도 2는 종래기술에 의한 X 주소 추출기의 시간도(time diagram)이다.
도 3은 본 발명의 제 1 실시예에 의한 X 주소 추출기의 계통도이다.
도 4는 본 발명의 제 1 실시예에 의한 X 주소 추출기의 시간도이다.
도 5는 본 발명의 제 1 실시예에 의한 클락 신호 지연기를 나타내는 회로도이다.
도 6은 본 발명의 제 1 실시예에 의한 지연 회로를 나타내는 회로도이다.
도 7은 본 발명의 제 1 실시예에 의한 선택 신호 생성기를 나타내는 회로도이다.
도 8은 본 발명의 제 1 실시예에 의한 선택 신호 래치를 나타내는 회로도이다.
도 9는 본 발명의 제 1 실시예에 의한 클락트 인버터를 나타내는 회로도이다.
도 10은 본 발명의 제 1 실시예에 의한 주소 신호 래치를 나타내는 회로도이다.
도 11은 본 발명의 제 1 실시예에 의한 X 주소 스위치를 나타내는 회로도이다.
도 12는 본 발명의 제 2 실시예에 의한 X 주소 추출기의 계통도이다.
도 13은 본 발명의 제 2 실시예에 의한 X 주소 추출기의 시간도이다.
도 14은 본 발명의 제 1 또는 2 실시에에 의한 X 주소 추출기를 포함한 메모리를 나타내는 도면이다.
본 발명은 DRAM(dynamic random access memory) 등의 메모리에 관한 발명이다. 특히 고속 동작에 적합한 X 주소 추출기(X address extractor) 및 메모리에 관련된 발명이다.
DRAM은 일반적으로 주소 선을 통하여 X 주소 및 Y 주소를 전송받는다. 이중 X 주소는 명령 선을 통하여 액티브 명령이 DRAM으로 입력되는 기간에 입력되며, Y 주소는 읽기/쓰기 명령이 DRAM으로 입력되는 기간에 입력된다. X 주소 추출기는 주소 선을 통하여 전송되는 X 주소 및 Y 주소 중에서 X 주소를 추출하는 기능을 수행한다.
이하 도 1 및 도 2를 참조하여 종래기술에 의한 X 주소 추출기를 설명하겠 다.
도 1은 종래기술에 의한 X 주소 추출기의 계통도(block diagram)이다. 도 1에서, X 주소 추출기는 선택 신호 생성기(slection signal generator, 110) 및 X 주소 스위치(X address switch, 120)를 포함한다.
선택 신호 생성기(110)는 명령 신호(CMD)를 입력받아 이에 따라 선택 신호(SEL)를 출력한다. 명령 신호(CMD)는 클락 신호(CLK)가 상승 에지(rising edge) 및 하강 에지(falling edge)시에 선택 신호(SEL)로 출력된다.
X 주소 스위치(120)는 주소 신호(ADD) 및 선택 신호(SEL)를 입력받아 X 주소 신호(XADD)를 출력한다. 선택 신호(SEL)가 논리값 '1'인 경우에는 주소 신호(ADD)가 X 주소 신호(XADD)로 되며, 선택 신호(SEL)가 논리값 '0'인 경우에는 X 주소 신호(XADD)는 이전 값을 유지한다.
이와 같은 동작에 의하여, X 주소 추출기는 주소 신호(ADD)로부터 X 주소(XADD)를 추출한다.
그러나 도 2에 표현된 바와 같이 선택 신호(SEL)는 클락 신호(CLK)의 에지(edge)에 동기되어 형성되므로 명령 신호(CMD)에 비해 상당히 지연되며, 이 선택 신호(SEL)에 의하여 주소 신호(ADD)가 X 주소 신호(XADD)로 전달되므로 X 주소 신호(XADD)는 주소 신호(ADD)에 비하여 상당히 지연된다는 문제점이 있다. 또한 주소 신호(ADD)가 X 주소에서 다른 값으로 변화한 후에, 선택 신호(SEL)이 논리값 '1'에서 논리값 '0'으로 변화하는 경우에는 X 주소 신호(XADD)의 값이 X 주소가 아닌 다른 값을 가지게 된다는 문제점이 있다. 이와 같은 문제점은 DRAM이 고속화될 수록 더욱 심각하므로, 고속의 DRAM의 개발을 위해서는 이와 같은 문제점을 필히 제거하여야 할 것이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는 주소 신호와 X 주소 신호 사이에 존재하는 지연을 줄인 X 주소 추출기 및 메모리를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 주소 신호가 X 주소에서 다른 값으로 변화한 후에, 선택 신호가 논리값 '1'에서 논리값 '0'으로 변화하는 경우에도 X 주소 신호의 값이 X 주소가 될 수 있도록 동작하는 X 주소 추출기 및 메모리를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 명령 신호, 주소 신호 및 클락 신호를 입력받아 출력 주소 신호를 출력하는 주소 추출기로써, 상기 클락 신호의 상승 에지 및 하강 에지 중 어느 하나 또는 모두를 소정 기간 지연시켜 출력하는 클락 신호 지연기, 상기 명령 신호가 소정의 명령 값인지 여부에 따라 서로 다른 논리값을 가지는 선택 신호를 출력하는 선택 신호 생성기, 상기 클락 신호의 논리값에 따라 상기 선택 신호를 출력하거나, 이전의 출력값을 유지하는 선택 신호 래치, 상기 클락 신호 지연기의 출력 신호의 논리값에 따라 상기 주소 신호를 출력하거나, 이전의 출력값을 유지하는 주소 신호 래치, 및 상기 선택 신호 래치의 출력 신호의 논리값에 따라 상기 주소 신호 래치의 출력 신호를 출력하거나, 이전의 출력값을 유지하는 X 주소 스위치를 포함하는 주소 추출기를 제공한다.
본 발명의 제 2 측면은 제 1 명령과 제 1 명령 이외의 명령인 제 2 명령을 전달하는 명령 신호, 제 1 주소와 제 1 주소 이외의 주소인 제 2 주소를 전달하는 주소 신호, 및 클락 신호를 입력받아 출력 주소 신호를 출력하는 주소 추출기로써, 클락 신호를 입력받아 상기 명령 신호가 제 1 명령인 기간에 상승 또는 하강 에지를 갖는 제 1 에지만을 가지며 제 1 명령인 기간 이후에 상기 제 1 에지가 아닌 상승 또는 하강 에지를 갖는 제 2 에지를 가지며, 상기 제 1 에지 이전의 논리값인 제 1 논리값을 가지고 상기 제 1 에지 이후의 논리값인 제 2 논리값을 가지는 명령 클락 신호 및 상기 주소 신호가 제 1 주소 기간에 존재하는 상승 또는 하강 에지를 갖는 제 3 에지만을 가지며, 상기 제 1 주소 기간 이후에 상기 제 3 에지가 아닌 상승 또는 하강 에지를 갖는 제 4 에지를 가지며, 상기 제 3 에지 이전의 논리값인 제 3 논리값을 가지고 상기 제 3 에지 이후의 논리값인 제 4 논리값을 가지는 주소 클락 신호를 출력하며 상기 제 2 에지는 상기 제 4 에지 이전에 위치하는 클락 신호 생성기; 상기 명령 클락 신호가 상기 제 1 논리값이고 상기 명령 신호가 액티브 명령인 경우에는 '0' 또는 '1' 값을 갖는 제 5 논리값을 출력하고, 상기 명령 클락 신호가 상기 제 1 논리값이고 명령 신호가 비액티브 명령인 경우에는 '0' 또는 '1' 값 중 상기 제 5 논리값이 아닌 논리값을 갖는 제 6 논리값을 출력하고, 상기 명령 클락 신호가 상기 제 2 논리값인 경우에는 이전 출력값을 유지하는 선택 신호 생성기; 상기 주소 클락 신호가 상기 제 3 논리값인 경우에는 상기 주소 신호를 출력하고, 상기 주소 클락 신호가 상기 제 4 논리값인 경우에는 이전 출력값을 유지하는 주소 신호 지연기; 및 상기 선택 신호 생성기의 출력 신호가 상기 제 5 논리값인 경우 상기 주소 신호 지연기의 출력 신호를 출력 주소 신호로 출력하고, 상기 선택 신호 생성기의 출력 신호가 상기 제 6 논리값인 경우 이전의 출력값을 유지하는 X 주소 스위치를 포함하는 것을 특징으로 하는 주소 추출기를 제공한다.
본 발명의 제 3 측면은 클락 신호, 주소 신호 및 명령 신호를 입력받아 로우 주소를 출력하는 제 1 내지 2 측면 중 어느 한 측면에 의한 로우 주소 추출기, 상기 주소 신호 및 상기 명령 신호를 입력받아 컬럼 주소를 생성하는 컬럼 주소 생성기, 상기 로우 주소에 따라서 로우 선을 선택하는 로우 디코더, 상기 컬럼 주소에 따라서 컬럼 선을 선택하는 컬럼 디코더, 및 상기 로우 선 및 상기 컬럼 선 중에서 선택된 로우 선 및 선택된 컬럼 선에 해당하는 메모리 셀에 데이터를 쓰거나, 상기 메모리 셀로부터 데이터를 읽는 메모리 셀 어레이를 포함하는 메모리를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어 지는 것이다.
이하 도 3 내지 4를 참조하여 본 발명의 제 1 실시예에 따른 X 주소 추출기를 설명한다. 도 3은 본 발명의 1 실시예에 따른 X 주소 추출기의 계통도이며, 도 4는 본 발명의 1 실시예에 따른 X 주소 추출기의 각종 신호들의 시간도(time diagram)이다.
도 3에서 X 주소 추출기는 클락 신호 지연기(clock signal delayer, 210), 선택 신호 생성기(220), 선택 신호 래치(230), 주소 신호 래치(240) 및 X 주소 스위치(250)를 포함한다.
클락 신호 지연기(210)는 반전 클락 신호(CLKB)를 입력받아 지연 반전 클락 신호(CLKBD)를 출력한다. 클락 신호 지연기(210)는 상승 에지의 위치만을 더 많이 지연시킬 수도 있다. 도 4에 반전 클락 신호(CLKB)와 지연 반전 클락 신호(CLKBD)가 표현되어 있다.
선택 신호 생성기(220)는 명령 신호(CMD)를 입력받아 이에 따라 선택 신호(SEL)를 출력한다. 선택 신호(SEL)는 명령 신호(CMD)가 액티브 명령일 경우에는 논리값 '1'을 유지하며, 액티브 명령이 아닌 경우에는 논리값 '0'을 유지한다. 도 4에 명령 신호(CMD)와 선택 신호(SEL)의 시간도(time diagram)가 표현되어 있다.
선택 신호 래치(230)는 선택 신호(SEL) 및 반전 클락 신호(CLKB)를 입력받아 지연 선택 신호(delayed selection signal, SELD)를 출력한다. 만일 반전 클락 신호(CLKB)가 논리값 '1'인 경우에는 지연 선택 신호(SELD)는 선택 신호(SEL)의 값을 가지며, 반전 클락 신호(CLKB)가 논리값 '0'인 경우에는 지연 선택 신호(SELD)는 이전값을 유지한다. 도 4에 선택 신호(SEL), 반전 클락 신호(CLKB) 및 지연 선택 신호(SELD)가 표현되어 있다.
주소 신호 래치(240)는 주소 신호(ADD) 및 지연 반전 클락 신호(CLKBD)를 입력받아 지연 주소 신호(ADDD)를 출력한다. 만일 지연 반전 클락 신호(CLKBD)가 논리값 '1'인 경우에는 지연 주소 신호(ADDD)는 주소 신호(ADD)의 값을 가지며, 지연 반전 클락 신호(CLKBD)가 논리값 '0'인 경우에는 지연 주소 신호(ADDD)는 이전값을 유지한다. 도 4에 주소 신호(ADD), 지연 반전 클락 신호(CLKBD) 및 지연 주소 신호(ADDD)가 표현되어 있다.
X 주소 스위치(250)는 지연 주소 신호(ADDD) 및 지연 선택 신호(SELD)를 입력받아 X 주소 신호(XADD)를 출력한다. 지연 선택 신호(SELD)가 논리값 '1'인 경우에는 지연 주소 신호(ADDD)가 X 주소 신호(XADD)로 되며, 지연 선택 신호(SELD)가 논리값 '0'인 경우에는 X 주소 신호(XADD)는 이전 값을 유지한다. 도 4에, 지연 주소 신호(ADDD), 지연 선택 신호(SELD) 및 X 주소 신호(XADD)가 표현되어 있다.
도 4에 표현된 바와 같이, 본 발명의 제 1 실시예에 의한 X 주소 추출기는 주소 신호(ADD)가 X 주소에서 다른 값으로 변화한 후에, 선택 신호(SEL)가 논리값 '1'에서 논리값 '0'으로 변화하는 경우에도 정상적으로 동작함을 알 수 있다. 즉, 종래기술에 의한 X 주소 추출기에서는 이 경우에 X 주소 신호(XADD)는 X 주소가 아닌 다른 값을 가지나, 본 발명의 제 1 실시예에 의한 X 주소 추출기에서는 X 주소 신호(XADD)는 X 주소를 가짐을 알 수 있다. 또한 본 발명의 제 1 실시예에 의한 X 주소 추출기는 종래기술에 의한 X 주소 추출기에 비하여 X 주소 신호(XADD)가 출력되는 시점이 빠르다는 장점이 있다. 이는 메모리의 고속화에 기여할 수 있다.
이하 도 5 내지 11을 참조하여 본 발명의 1 실시예에 따른 X 주소 추출기의 각 요소의 일 구현례를 설명하겠다.
도 5는 클락 신호 지연기의 일 구현례이다. 도 5에서 클락 신호 지연기는 반 전 클락 신호(CLKB)을 입력받아 지연 반전 클락 신호(CLKBD)를 출력한다. 클락 신호 지연기는 지연 회로(211), 낸드 소자(212) 및 인버터(213)으로 구성되어 있다. 낸드(NAND) 소자(212)와 인버터(213)로 구성된 앤드(AND) 논리 회로가 반전 클락 신호(CLKB)와 지연 회로(211)를 통과한 신호를 입력 받아 앤드 논리 연산을 수행함으로써, 논리값 '0'에 해당하는 시간 영역은 넓어지고, 논리값 '1'에 해당하는 시간 영역은 좁아진 지연 반전 클락 신호(CLKBD)를 만든다. 도 6은 도 5의 지연 회로(211)의 일 구현례이다. 도 6에서 지연 회로는 2의 배수의 복수개의 인버터로 구성되어 있다.
도 7은 선택 신호 생성기의 일 구현례이다. 도 7에서 선택 신호 생성기는 /CS, /RAS, /CAS 및 /WE로 구성된 명령 신호(CMD)를 입력으로 받아서 선택 신호(SEL)을 출력한다. 선택 신호 생성기는 3개의 인버터(inverter, 221, 222, 224) 및 1개의 4 입력 낸드 소자(4 input NAND element, 223)로 구성되어 있다. /CS = '0', /RAS = '0', /CAS = '1', /WE = '1'인 경우에, 선택 신호(SEL)가 논리값 '1'이 된다.
도 8은 선택 신호 래치의 일 구현례이다. 도 8에서 선택 신호 래치는 반전 클락 신호(CLKB) 및 선택 신호(SEL)를 입력받아 지연 선택 신호(SELD)를 출력한다. 선택 신호 래치는 2개의 인버터(231, 234) 및 제 1 클락트 인버터(clocked inverter, 232) 및 제 2 클락트 인버터(233)로 구성되어 있다. 클락트 인버터(232, 233)의 일례가 도 9에 표현되어 있다. 도 9에서 클락트 인버터는 2개의 PMOS 트랜지스터(p-channel metal-oxide semiconductor transistor, 236, 237) 및 2개의 NMOS 트랜지스터(n-channel metal-oxide semiconductor transistor, 238, 239)로 구성되어 있다. 클락트 인버터에서, 제 2 입력이 논리값 '0'이고 제 3 입력이 논리값 '1'인 경우에는 출력은 제 1 입력이 반전된 신호가 되고, 제 2 입력이 논리값 '1'이고 제 3 입력이 논리값 '0'인 경우에는 출력은 높은 임피던스(high impedence) 상태가 된다. 도 8에서, 반전 클락 신호(CLKB)가 논리값 '1'인 경우에는 제 1 클락트 인버터(232)는 제 2 입력이 논리값 '0'이고 제 3 입력이 논리값 '1'이므로 반전된 선택 신호를 출력한다. 이 신호는 다시 반전되어 지연 선택 신호(SELD)가 된다. 이 경우에는 제 2 클락트 인버터(233)의 출력은 높은 임피던스 상태이다. 반전 클락 신호(CLKB)가 논리값 '0'인 경우에는 제 2 클락트 인버터(233)는 제 2 입력이 논리값 '0'이고 제 3 입력이 논리값 '1'이므로 반전된 지연 선택 신호(SELD)를 출력한다. 이 경우에는 제 1 클락트 인버터(232)의 출력은 높은 임피던스 상태이므로, 지연 선택 신호(SELD)는 이전 값을 유지한다. 선택 신호 래치는 이와 같은 방식으로 동작하여, 반전 클락 신호(CLKB)가 논리값 '1'인 경우에는 지연 선택 신호(SELD)는 선택 신호(SEL)를 출력하고, 반전 클락 신호(CLKB)가 논리값 '0'인 경우에는 지연 선택 신호(SELD)는 이전 상태를 유지한다.
도 10은 주소 신호 래치의 일 구현례이다. 도 10에서 주소 신호 래치는 입력 신호(CLKBD, ADD)와 출력 신호(ADDD)가 도 8에 표현된 선택 신호 래치와 다르고 내부의 구성은 도 8에 표현된 선택 신호 래치와 동일하다. 따라서, 주소 신호 래치는 지연 반전 클락 신호(CLKBD)가 논리값 '1'인 경우에는 지연 주소 신호(ADDD)는 주소 신호(ADD)를 출력하고, 지연 반전 클락 신호(CLKBD)가 논리값 '0'인 경우에는 지연 주소 신호(ADDD)는 이전 값을 유지한다.
도 11은 X 주소 스위치의 일 구현례이다. 도 11에서 X 주소 스위치는 지연 선택 신호(SELD) 및 지연 주소 신호(ADDD)를 입력받아 X 주소 신호(XADD)를 출력한다. X 주소 스위치는 4개의 인버터(251, 253, 254, 255) 및 1개의 패스 트랜지스터(252)를 구비한다. 패스 트랜지스터(252)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, PMOS 트랜지스터의 한 소스/드레인과 NMOS 트랜지스터의 한 소스/드레인은 연결되어 패스 트랜지스터(252)의 제 1 소스/드레인이 되며, PMOS 트랜지스터의 나머지 소스/드레인과 NMOS 트랜지스터의 나머지 소스/드레인은 연결되어 패스 트랜지스터(252)의 제 2 소스/드레인이 된다. 지연 선택 신호(SELD)가 논리값 '1' 즉 액티브 논리값인 경우에 패스 트랜지스터(252)는 온(on) 상태가 되어 제 1 소스/드레인으로 전달된 지연 주소 신호(ADDD)를 그대로 제 2 소스/드레인으로 전달한다. 이는 2개의 인버터(254, 255)를 통과하여 X 주소 신호(XADD)가 된다. 지연 선택 신호(SELD)가 논리값 '0' 즉 비액티브 논리값인 경우에 패스 트랜지스터(252)는 오프(off) 상태가 되고, 인버터 쌍(253, 254)에 의하여 이전의 X 주소 신호(XADD)가 그대로 유지된다. X 주소 스위치는 이와 같은 방식으로 동작하여, 지연 선택 신호(SELD)가 논리값 '1'인 경우에만 지연 주소 신호(ADDD)를 X 주소 신호(XADD)로 출력하고, 지연 선택 신호(SELD)가 논리값 '0'인 경우에는 X 주소 신호(XADD)의 값을 유지한다.
이하 도 12 내지 13을 참조하여 본 발명의 제 2 실시예에 따른 X 주소 추출 기를 설명하겠다. 도 12는 본 발명의 제 2 실시예에 따른 X 주소 추출기의 계통도이며, 도 13은 본 발명의 제 2 실시예에 따른 X 주소 추출기의 각종 신호들의 시간도이다.
도 12에서 X 주소 추출기는 클락 신호 생성기(310), 선택 신호 생성기(320), 주소 신호 지연기(330) 및 X 주소 스위치(340)를 포함한다.
클락 신호 생성기(310)은 클락 신호(CLK)를 입력받아 명령 클락 신호(CLKCMD)와 주소 클락 신호(CLKADD)를 출력한다.
명령 클락 신호(CLKCMD)는 명령 신호(CMD)를 통하여 액티브 명령이 입력되는 기간에 1개의 에지(edge)만이 존재한다. 이 에지를 제 1 에지라 하자. 제 1 에지는 상승 에지(rising edge) 및 하강 에지(falling edge) 중 하나이다. 제 1 에지 이후의 에지를 제 2 에지라고 하자. 제 2 에지는 상승 에지 및 하강 에지 중 제 1 에지가 아닌 에지를 의미한다. 상기 제 1 에지의 이전의 논리값을 제 1 논리값이라고 하고, 상기 제 1 에지 이후의 논리값을 제 2 논리값이라고 하자. 제 1 논리값은 논리값 '1'과 논리값 '0' 중 어느 한 논리값일 수 있으며, 제 2 논리값은 논리값 '1'과 논리값 '0'중 제 1 논리값이 아닌 논리값을 의미한다.
주소 클락 신호(CLKADD)는 주소 신호(ADD)를 통하여 X 주소가 입력되는 기간에 1개의 에지만이 존재한다. 이 에지를 제 3 에지라 하자. 제 3 에지는 상승 에지 및 하강 에지 중 하나이다. 제 3 에지 이후의 에지를 제 4 에지라고 하자. 제 4 에지는 상승 에지 및 하강 에지 중 제 3 에지가 아닌 에지를 의미한다. 상기 제 1 에지의 이전의 논리값을 제 3 논리값이라고 하고, 상기 제 1 에지 이후의 논리값을 제 4 논리값이라고 하자. 제 3 논리값은 논리값 '1'과 논리값 '0' 중 어느 한 논리값일 수 있으며, 제 4 논리값은 논리값 '1'과 논리값 '0'중 제 3 논리값이 아닌 논리값을 의미한다.
상기 제 2 에지는 상기 제 4 에지 이전에 위치하여야 한다. 상기 제 1 에지 및 제 2 에지의 위치는 지터(jitter), 설정 시간(setup time) 및 보류 시간(hold time)를 고려하여 결정되어야 한다.
제 1 논리값이 논리값 '1'이고, 제 3 논리값이 논리값 '1'인 경우의 명령 신호(CMD), 명령 클락 신호(CLKCMD), 주소 신호(ADD) 및 주소 클락 신호(CLKADD)의 관계가 도 13에 표현되어 있다.
선택 신호 생성기(320)는 명령 클락 신호(CLKCMD) 및 명령 신호(CMD)를 입력받아 선택 신호(SEL)을 출력한다.
명령 클락 신호(CLKCMD)가 제 1 논리값인 경우에는 명령 신호(CMD)가 액티브 명령이면 제 5 논리값을 선택 신호(SEL)로 출력하고, 명령 신호(CMD)가 액티브 명령이 아니면 제 6 논리값을 선택 신호(SEL)로 출력한다. 명령 클락 신호(CLKCMD)가 제 2 논리값인 경우에는 선택 신호(SEL)는 이전값을 유지한다. 제 5 논리값은 논리값 '1'과 논리값 '0' 중 어느 한 논리값일 수 있으며, 제 6 논리값은 논리값 '1'과 논리값 '0'중 제 5 논리값이 아닌 논리값을 의미한다. 제 1 논리값이 논리값 '1'이고, 제 5 논리값이 논리값 '1'인 경우의 명령 클락 신호(CLKCMD), 명령 신호(CMD) 및 선택 신호(SEL)의 관계가 도 13에 표현되어 있다.
주소 신호 지연기(330)는 주소 클락 신호(CLKADD) 및 주소 신호(ADD)를 입력 받아 지연 주소 신호(ADDD)을 출력한다.
주소 클락 신호(CLKADD)가 제 3 논리값인 경우에는 주소 신호(ADD)를 그대로 지연 주소 신호(ADDD)로 출력한다. 주소 클락 신호(CLKADD)가 제 4 논리값인 경우에는 지연 주소 신호(ADDD)는 이전값을 유지한다. 제 3 논리값이 논리값 '1'인 경우의 주소 클락 신호(CLKADD), 주소 신호(ADD) 및 지연 주소 신호(ADDD)의 관계가 도 13에 표현되어 있다.
X 주소 스위치(340)는 선택 신호(SEL) 및 지연 주소 신호(ADDD)를 입력받아 X 주소 신호(XADD)를 출력한다.
선택 신호(SEL)가 제 5 논리값인 경우 지연 주소 신호(ADDD)를 그대로 X 주소 신호(XADD)로 출력한다. 선택 신호(SEL)가 제 6 논리값인 경우 X 주소 신호(XADD)는 이전값을 유지한다. 제 5 논리값이 논리값 '1'인 경우의 선택 신호(SEL), 지연 주소 신호(ADDD) 및 X 주소 신호(XADD)의 관계가 도 13에 표현되어 있다.
도 13에 표현된 바와 같이, 본 발명의 제 2 실시예에 의한 X 주소 추출기는 주소 신호(ADD)가 X 주소에서 다른 값으로 변화한 후에, 선택 신호(SEL)가 논리값 '1'에서 논리값 '0'으로 변화하는 경우에도 정상적으로 동작함을 알 수 있다. 즉, 종래기술에 의한 X 주소 추출기에서는 이 경우에 X 주소 신호(XADD)는 X 주소가 아닌 다른 값을 가지나, 본 발명의 제 2 실시예에 의한 X 주소 추출기에서는 X 주소 신호(XADD)는 X 주소를 가짐을 알 수 있다. 또한 본 발명의 제 2 실시예에 의한 X 주소 추출기는 종래기술에 의한 X 주소 추출기에 비하여 X 주소 신호(XADD)가 출력 되는 시점이 빠르다는 장점이 있다. 이는 메모리의 고속화에 기여할 수 있다.
이하 도 14를 이용하여 본 발명의 제 1 또는 2 실시예에 의한 X 주소 추출기를 포함한 메모리를 설명한다. 도 14는 X 주소 추출기를 포함한 메모리의 일례를 나타낸 도면이다.
도 14에서, 메모리는 X 주소 추출기(410), Y 주소 발생기(420), X 디코더(430), Y 디코더(440) 및 메모리 셀 어레이(450)을 포함한다. 여기에서 X 주소는 로우 주소를, Y 주소는 컬럼 주소를 의미한다. X 주소 추출기(410)는 상기한 본 발명의 제 1 내지 2 실시예에 의한 X 주소 추출기이다. Y 주소 발생기(420)는 명령 신호(CMD) 및 주소 신호(ADD)에 따라서 Y 주소를 발생시키는 장치이다. X 디코더(430)는 X 주소 신호(XADD)에 해당하는 로우 선(row line)을 선택하고, Y 디코더(440)는 Y 주소 신호(YADD)에 해당하는 컬럼 선(column line)을 선택한다. 메모리 셀 어레이(450)는 복수개의 메모리 셀이 집적된 장치로써, X 주소 신호(XADD)에 의하여 선택된 로우 선 및 Y 주소 신호(YADD)에 의하여 선택된 컬럼 선에 의하여 선택된 메모리 셀에 데이터(DATA)를 쓰거나 상기 메모리 셀로부터 데이터를 읽는다.
메모리는 이와 같은 방식으로 동작하여, X 주소 추출기(410)에서 추출한 X 주소(XADD) 및 Y 주소 발생기(420)에서 발생한 Y 주소(YADD)에 해당하는 메모리 셀에 데이터(DATA)가 쓰여지거나, 상기 메모리 셀로부터 데이터(DATA)를 읽게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
본 발명에 의한 X 주소 추출기 및 메모리는 주소 신호가 X 주소에서 다른 값으로 변화한 후에, 선택 신호가 논리값 '1'에서 논리값 '0'으로 변화하는 경우에도 정상적으로 동작한다는 장점이 있다.
또한, 본 발명에 의한 X 주소 추출기 및 메모리는 종래기술에 의한 X 주소 추출기에 비하여 X 주소 신호가 출력되는 시점이 빠르다는 장점이 있다.

Claims (9)

  1. 명령 신호, 주소 신호 및 클락 신호를 입력받아 출력 주소 신호를 출력하는 주소 추출기로써,
    상기 클락 신호의 상승 에지 및 하강 에지 중 어느 하나 또는 모두를 소정 기간 지연시켜 출력하는 클락 신호 지연기;
    상기 명령 신호가 소정의 명령 값인지 여부에 따라 서로 다른 논리값을 가지는 선택 신호를 출력하는 선택 신호 생성기;
    상기 클락 신호의 논리값에 따라 상기 선택 신호를 출력하거나, 이전의 출력값을 유지하는 선택 신호 래치;
    상기 클락 신호 지연기의 출력 신호의 논리값에 따라 상기 주소 신호를 출력하거나, 이전의 출력값을 유지하는 주소 신호 래치; 및
    상기 선택 신호 래치의 출력 신호의 논리값에 따라 상기 주소 신호 래치의 출력 신호를 상기 출력 주소 신호로 출력하거나, 이전의 출력 주소 신호값을 유지하는 X 주소 스위치를 포함하는 것을 특징으로 하는 주소 추출기.
  2. 제 1 항에 있어서, 상기 클락 신호 지연기는
    상기 클락 신호를 입력받아 소정기간 지연시켜 출력하는 지연 회로;
    상기 클락 신호 및 상기 지연 회로의 출력 신호를 입력받는 낸드 소자;
    상기 낸드 소자의 출력 신호를 입력받아 클락 신호 지연기의 출력 신호를 출력하는 인버터를 포함한 것을 특징으로 하는 주소 추출기.
  3. 제 2 항에 있어서,
    상기 지연회로는 직렬로 연결된 2의 배수개의 인버터로 구성된 것을 특징으로 하는 주소 추출기.
  4. 제 1 항에 있어서, 상기 선택 신호 래치는
    제 1 인버터, 제 2 인버터, 제 1 클락트 인버터 및 제 2 클락트 인버터를 포함하며,
    상기 제 1 인버터는 상기 클락 신호를 입력받으며,
    상기 제 1 클락트 인버터의 제 1 입력단은 상기 선택 신호를 입력받고, 제 2 입력단은 상기 제 1 인버터의 출력단과 연결되고, 제 3 입력단은 상기 클락 신호를 입력받으며,
    상기 제 2 클락트 인버터의 제 1 입력단은 상기 제 2 인버터의 출력단과 연결되고, 제 2 입력단은 상기 클락 신호를 입력받고, 제 3 입력단은 상기 제 1 인버터의 출력단과 연결되며,
    상기 제 1 클락트 인버터의 출력단과 상기 제 2 클락트 인버터의 출력단은 상호 연결되어 상기 제 2 인버터의 입력단에 연결되며,
    상기 제 2 인버터는 선택 신호 래치의 출력 신호를 출력하는 것을 특징으로 하는 주소 추출기.
  5. 제 4 항에 있어서, 상기 제 1, 2 클락트 인버터는
    제 1 PMOS 트랜지스터, 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하며,
    제 1 입력은 상기 제 1 PMOS 트랜지스터의 게이트 및 상기 제 1 NMOS 트랜지스터의 게이트에 연결되며,
    제 2 입력은 상기 제 2 PMOS 트랜지스터의 게이트에 연결되며,
    제 3 입력은 상기 제 2 NMOS 트랜지스터의 게이트에 연결되며,
    출력은 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터 사이의 노드에 연결되며,
    상기 제 2 PMOS 트랜지스터, 상기 제 1 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터는 고전압 전원과 저전압 전원 사이에 직렬 연결되는 것을 특징으로 하는 주소 추출기.
  6. 제 1 항에 있어서, 상기 주소 신호 래치는
    제 1 인버터, 제 2 인버터, 제 1 클락트 인버터 및 제 2 클락트 인버터를 포함하며,
    상기 제 1 인버터는 상기 클락 신호 지연기의 출력 신호를 입력받으며,
    상기 제 1 클락트 인버터의 제 1 입력단은 상기 주소 신호를 입력받고, 제 2 입력단은 상기 제 1 인버터의 출력단과 연결되고, 제 3 입력단은 상기 클락 신호 지연기의 출력 신호를 입력받으며,
    상기 제 2 클락트 인버터의 제 1 입력단은 상기 제 2 인버터의 출력단과 연결되고, 제 2 입력단은 상기 클락 신호 지연기의 출력 신호를 입력받고, 제 3 입력단은 상기 제 1 인버터의 출력단과 연결되며,
    상기 제 1 클락트 인버터의 출력단과 상기 제 2 클락트 인버터의 출력단은 상호 연결되어 상기 제 2 인버터의 입력단에 연결되며,
    상기 제 2 인버터는 주소 신호 래치의 출력 신호를 출력하는 것을 특징으로 하는 주소 추출기.
  7. 제 1 항에 있어서, 상기 제 X 주소 스위치는
    제 1 인버터, 제 2 인버터, 제 3 인버터, 제 4 인버터 및 패스 트랜지스터를 포함하며,
    상기 제 1 인버터의 입력단은 상기 선택 신호 래치의 출력 신호를 입력받으며,
    상기 패스 트랜지스터의 입력단은 상기 주소 신호 래치의 출력 신호가 입력되고, PMOS 게이트는 상기 제 1 인버터의 출력단이 연결되고, NMOS 게이트는 상기 선택 신호 래치의 출력 신호가 입력되며,
    상기 제 2 인버터의 입력단은 상기 제 3 인버터의 출력단에 연결되며,
    상기 패스 트랜지스터의 출력단과 상기 제 2 인버터의 출력단은 상호 연결되어 상기 제 3 인버터의 입력단에 연결되며,
    상기 제 4 인버터의 입력단은 상기 제 3 인버터의 출력단에 연결되며,
    상기 제 4 인버터의 출력단은 상기 X 주소 추출기의 출력 신호를 출력하는 것을 특징으로 하는 주소 추출기.
  8. 제 1 명령과 제 1 명령 이외의 명령인 제 2 명령을 전달하는 명령 신호, 제 1 주소와 제 1 주소 이외의 주소인 제 2 주소를 전달하는 주소 신호, 및 클락 신호를 입력받아 출력 주소 신호를 출력하는 주소 추출기로써,
    클락 신호를 입력받아 상기 명령 신호가 제 1 명령인 기간에 상승 또는 하강 에지를 갖는 제 1 에지만을 가지며 제 1 명령인 기간 이후에 상기 제 1 에지가 아닌 상승 또는 하강 에지를 갖는 제 2 에지를 가지며, 상기 제 1 에지 이전의 논리값인 제 1 논리값을 가지고 상기 제 1 에지 이후의 논리값인 제 2 논리값을 가지는 명령 클락 신호 및 상기 주소 신호가 제 1 주소 기간에 존재하는 상승 또는 하강 에지를 갖는 제 3 에지만을 가지며, 상기 제 1 주소 기간 이후에 상기 제 3 에지가 아닌 상승 또는 하강 에지를 갖는 제 4 에지를 가지며, 상기 제 3 에지 이전의 논리값인 제 3 논리값을 가지고 상기 제 3 에지 이후의 논리값인 제 4 논리값을 가지는 주소 클락 신호를 출력하며 상기 제 2 에지는 상기 제 4 에지 이전에 위치하는 클락 신호 생성기;
    상기 명령 클락 신호가 상기 제 1 논리값이고 상기 명령 신호가 액티브 명령인 경우에는 '0' 또는 '1' 값을 갖는 제 5 논리값을 출력하고, 상기 명령 클락 신호가 상기 제 1 논리값이고 명령 신호가 비액티브 명령인 경우에는 '0' 또는 '1' 값 중 상기 제 5 논리값이 아닌 논리값을 갖는 제 6 논리값을 출력하고, 상기 명령 클락 신호가 상기 제 2 논리값인 경우에는 이전 출력값을 유지하는 선택 신호 생성기;
    상기 주소 클락 신호가 상기 제 3 논리값인 경우에는 상기 주소 신호를 출력하고, 상기 주소 클락 신호가 상기 제 4 논리값인 경우에는 이전 출력값을 유지하는 주소 신호 지연기; 및
    상기 선택 신호 생성기의 출력 신호가 상기 제 5 논리값인 경우 상기 주소 신호 지연기의 출력 신호를 출력 주소 신호로 출력하고, 상기 선택 신호 생성기의 출력 신호가 상기 제 6 논리값인 경우 이전의 출력값을 유지하는 X 주소 스위치를 포함하는 것을 특징으로 하는 주소 추출기.
  9. 클락 신호, 주소 신호 및 명령 신호를 입력받아 로우 주소를 출력하는 제 1 항 내지 제 8 항 중 어느 한 항에 의한 로우 주소 추출기;
    상기 주소 신호 및 상기 명령 신호를 입력받아 컬럼 주소를 생성하는 컬럼 주소 생성기;
    상기 로우 주소에 따라서 로우 선을 선택하는 로우 디코더;
    상기 컬럼 주소에 따라서 컬럼 선을 선택하는 컬럼 디코더; 및
    상기 로우 선 및 상기 컬럼 선 중에서 선택된 로우 선 및 선택된 컬럼 선에 해당하는 메모리 셀에 데이터를 쓰거나, 상기 메모리 셀로부터 데이터를 읽는 메모리 셀 어레이를 포함한 것을 특징으로 하는 메모리.
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