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KR100532509B1 - ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법 - Google Patents

ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법 Download PDF

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KR100532509B1
KR100532509B1 KR10-2004-0020765A KR20040020765A KR100532509B1 KR 100532509 B1 KR100532509 B1 KR 100532509B1 KR 20040020765 A KR20040020765 A KR 20040020765A KR 100532509 B1 KR100532509 B1 KR 100532509B1
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KR
South Korea
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layer
trench
forming
insulating film
etching
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김성태
김영선
임재순
박영근
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삼성전자주식회사
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Abstract

SiGe를 이용한 트렌치 커패시터 및 그 형성방법에 관해 개시한다. 본 발명의 트렌치 커패시터 형성방법에서는, 실리콘 기판 위에 SiGe층, Si층 및 개구부를 갖는 식각 마스크를 형성한다. 식각 마스크를 이용하여 Si층 및 SiGe층을 식각함으로써 제1 트렌치를 형성한 다음, SiGe층을 선택적으로 등방성 식각하여 SiGe층 안에 요홈을 형성한다. 요홈을 포함한 결과물 상에 절연막을 형성한 후, 절연막을 이방성 건식 식각하여 요홈 안에 절연막 칼라를 형성한다. 식각 마스크를 이용하여 실리콘 기판을 식각하여 제1 트렌치가 연장된 제2 트렌치를 형성한다. 식각 마스크를 제거한 다음, 제2 트렌치 바깥쪽을 감싸는 매립형 플레이트를 형성한다. 제2 트렌치 내벽에 유전막을 형성하고 저장 전극을 형성한다.

Description

ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법{Trench capacitor using SiGe layer and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 DRAM 메모리 셀에 사용하기 위한 트렌치 커패시터 및 그 형성방법에 관한 것이다.
DRAM 메모리 셀 장치에는 싱글 트랜지스터 메모리 셀이 사용된다. 싱글 트랜지스터 메모리 셀은 선택 트랜지스터와 메모리 커패시터를 포함한다. 메모리 커패시터에는 정보가 전하의 형태로 저장되며, 이 정보는 워드라인을 통한 판독 트랜지스터의 제어에 의해 비트라인을 통해 판독될 수 있다.
전하의 확실한 저장과 판독된 정보의 구별 가능성을 위해, 메모리 커패시터는 높은 커패시턴스를 가져야 한다. 메모리 밀도의 증가에 따라 싱글 트랜지스터 메모리 셀에 필요한 면적이 감소되고 있으며, 이와 동시에 메모리 커패시터가 형성될 수 있는 영역이 좁아지고 있다. 이에, 좁은 면적에서도 높은 커패시턴스를 확보할 수 있는 메모리 커패시터 형성방법이 요구되고 있다.
한 가지 방법은 메모리 커패시터를 기판 안의 트렌치 내에 구현하는 것이다. 트렌치 커패시터는 스택형 커패시터와 비교할 때에 표면 토포그라피가 보다 평탄하고, 적은 수의 포토리소그라피 공정으로 형성할 수 있으며, 작은 비트라인 커패시턴스를 가지는 것으로 알려져 있다. 따라서, 비용이 절감되고 저전력 구동이 가능하다.
도 1은 일반적인 트렌치 커패시터를 포함하는 DRAM의 단면도이다. 이러한 통상적인 트렌치 커패시터 DRAM 셀은 예를 들면 IEDM 93-627에 게재된 자가 정렬 매립형 스트랩을 가진 트렌치 커패시터 DRAM 셀에 개시되어 있다. 기판(100)은 P형 도펀트로 도핑된다. 트렌치 커패시터(160)는 기판(100) 내부로 식각된 깊은 트렌치를 포함하고, 트렌치 내부에는 N형 도프트 폴리실리콘(161)이 충진된다. 도프트 폴리실리콘(161)은 커패시터의 상부전극(저장 전극)과 같은 역할을 한다. N형 도핑된 영역(165)은 트렌치 하부를 감싸며, 하부전극과 같은 역할을 한다. 도핑된 영역(165)은 매립형 플레이트(buried plate)라고도 부른다. 유전막(164)은 매립형 플레이트(165) 및 도프트 폴리실리콘(161)을 절연시킨다. 매립 N형 웰(170)은 P형 웰(151)을 기판(100)으로부터 고립시켜 주는 동시에 매립형 플레이트(165)간을 연결해주는 전도 브릿지 역할을 한다.
DRAM 셀은 또한 트랜지스터(110)를 포함한다. 트랜지스터(110)는 게이트(112) 및 확산 영역(113, 114)을 포함한다. 채널(117)에 의해 분리되는 확산 영역은 인(P)과 같은 N-형 도펀트를 주입하여 형성된다. "노드 접합"이라고 불리는 노드 확산 영역(125)이 커패시터(160)를 트랜지스터(110)에 커플링시킨다. 노드 확산 영역(125)은 매립형 스트랩(buried strap)(162)을 통해 트렌치를 충진하는 도프트 폴리실리콘(161)으로부터 도펀트를 외확산(out diffusion)시킴으로써 형성된다.
게이트와 비트라인에 적절한 전압을 제공하여 트랜지스터를 활성화시킴으로써 트렌치 커패시터로 액세스한다. 일반적으로 게이트는 워드라인을 형성하고 확산영역(113)은 콘택(183)을 통해 DRAM 셀 어레이 내의 비트라인(185)에 커플링된다. 비트라인(185)은 층간절연막(189)에 의해 확산 영역(113)으로부터 절연된다.
STI(Shallow Trench Isolation)(180)이 다른 셀 또는 소자로부터 DRAM을 절연시키기 위해 제공된다. 도시한 바와 같이, 워드라인(120)이 트렌치 상부에 형성되고 STI(180)에 의해 절연된다. 워드라인(120)은 "패싱 워드라인"이라 불린다.
또한, 매립형 플레이트(165)로의 노드 접합 누설을 방지하기 위하여 절연막 칼라(collar)(168)가 사용된다. 누설은 셀의 유지 시간을 저하시키고 성능에 역효과를 주는 리프레시 주파수를 증가시키기 때문에 바람직하지 않다. 절연막 칼라(168)를 형성하는 방법으로는 증착, LOCOS(local oxidation of silicon) 등이 있다.
매립형 플레이트(165)를 형성하는 통상적인 방법은 트렌치 하부를 감싸는 기판(100) 영역 내부로 도펀트를 외확산시키는 것을 포함하는, 열확산(thermal diffusion), 기체상 도핑(gas phase doping), 플라즈마 이머젼 이온 주입(plasma immersion ion implant) 등이 알려져 있다.
종래 열확산 방법으로 트렌치 커패시터의 매립형 플레이트를 형성하고 산화막 증착 방법으로 칼라를 형성하는 방법이 도 2a 내지 도 2d에 도시되어 있다. 먼저, 도 2a에 도시한 바와 같이, 기판(1) 위에 패드산화막(2)과 하드마스크(4)를 형성한다. 그런 다음, 하드마스크(4)를 이용해 트렌치(6)를 형성한다.
도 2b는 트렌치(6) 내벽에 ASG(arsenosilicate glass)와 같은 도핑된 절연막(12)이 형성된 것을 도시한다. 다음에, 트렌치(6)의 하부는 포토레지스트(14)로 채워진다. 이로써, 트렌치(6) 상부의 도핑된 절연막(12)은 노출된 상태로 된다.
트렌치(6) 상부의 도핑된 절연막(12) 부분은 식각으로 제거한다. 이로써, 트렌치(6) 하부에만 도핑된 절연막(12a)이 남게 된다. 그런 다음, TEOS와 같은 캡 산화막을 트렌치(6) 안에 증착한다. 이어서, 캡 산화막을 리세스시켜 포토레지스트(14)가 노출되도록 하여 칼라(16)를 형성한다. 이러한 과정은 도 2c에 도시되어 있다.
도 2d를 참조하여, 도 2c의 포토레지스트(14)를 제거한 다음, 기판(1)을 열 공정에 투입하여 도핑된 절연막(12) 안의 불순물이 기판(1)으로 확산하여 확산 영역(18)을 형성하도록 한다. 이 확산 영역(18)이 매립형 플레이트이다.
후속적으로 도 1과 같은 구조를 형성하기 위한 나머지 공정을 진행하게 된다. 이와 같은 방법으로 트렌치 커패시터 형성 공정을 진행하면, 칼라(16)를 형성하고 매립형 플레이트(18)를 형성하기 위해 7 단계 이상의 복잡한 공정을 거쳐야 하는 단점이 있다. 그리고, ASG는 TEOS 및 TEAS 또는 TEOA와 같은 유기 전구체로 구성된다. 이러한 전구체는 기판 결함으로 인한 바람직하지 않은 기판 불균일을 야기하기 때문에, LPCVD에 적용하기 어렵다. 또한 비교적 고가이다.
한편, 종래 기체상 도핑, 플라즈마 이머젼 이온 주입 방법으로 트렌치 커패시터의 매립형 플레이트를 형성하고 LOCOS 방법으로 칼라를 형성하는 방법이 도 3a 내지 도 3c에 도시되어 있다. 이어서, 매립형 스트랩을 형성하는 방법이 도 3d 내지 도 3f에 도시되어 있다.
먼저, 도 3a에 도시한 바와 같이, 기판(21) 위에 패드산화막(22)과 하드마스크(24)를 형성한다. 그런 다음, 하드마스크(24)를 이용해 트렌치(26)를 형성한다. 트렌치(26) 내벽에 실리콘 질화막과 같은 절연막을 형성한 다음에, 트렌치(26)의 하부를 포토레지스트(34)로 채운다. 다음에, 트렌치(26) 상부의 절연막 부분을 식각으로 제거한다. 이로써, 트렌치(26) 하부에만 절연막으로 된 산화방지막(32)이 남게 되고, 트렌치(26) 상부 내벽은 노출된 상태가 된다.
다음, 도 3b에서와 같이, 도 3a의 포토레지스트(34)를 제거한 후, 노출된 트렌치(26) 내벽을 산화시켜 LOCOS 방식의 칼라(36)를 형성한다.
도 3c를 참조하여, 산화방지막(32)을 제거한다. 이 때, 도 3b의 트렌치(26)를 확장시켜 하부 폭이 더 넓은 트렌치(26a)가 되도록 할 수 있다. 그런 다음, 기체상 도핑 혹은 플라즈마 이머젼 이온 주입 방법으로, 트렌치(26a) 내벽에 매립형 플레이트(38)를 형성한다.
이렇게 한 다음, 후속적으로 도 1과 유사한 구조를 형성하기 위한 나머지 공정을 진행하게 된다. 기체상 도핑 혹은 플라즈마 이머젼 이온 주입 방법은 열확산보다는 단순한 방법이지만, 어스펙트비(aspect ratio)가 큰 트렌치에서 균일한 도핑 프로파일 및 원하는 수준 이상의 도핑 농도를 유지하기 위해 상당한 노력이 요구된다. 칼라(36) 형성에 있어서도 증착과 식각을 이용하는 도 2c의 방법보다 단순한 방법인 LOCOS 방법을 사용한다 하더라도 6 단계 이상의 공정이 필요하다.
그리고, 도 3d와 같이 유전막(미도시)과 도프트 폴리실리콘(40)을 형성한 후, 커패시터와 트랜지스터를 연결하는 매립형 스트랩(도 1의 162 참조)을 형성해야 하는데, 도 3e에서와 같이 칼라(36)를 일부분 제거하여 칼라 패턴(36a)을 형성하여 매립형 스트랩을 형성할 영역(42)을 노출시키는 공정이 필요하다. 그런 다음, 도 3f에서와 매립형 스트랩(44)을 형성한다.
또한, 이와 같은 방법에 의하면, 산화방지막(32)이 견딜 수 있을 만큼 산화 공정을 진행해야 하므로 칼라(36)의 두께가 제한될 수 있고, 이에 따라 매립형 플레이트(38)와 매립형 스트랩(44)간의 누설전류를 충분히 제어할 수 없는 단점이 있다. 뿐만 아니라, 전기적 접속을 위해 매립 N형 웰(도 1의 170)을 형성하기 위한 별도의 공정이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 절연막 칼라의 두께를 충분히 확보할 수 있고 보다 간단한 방법으로 트렌치 커패시터를 형성하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 절연막 칼라의 두께를 충분히 확보하여 누설전류 방지 특성이 우수한 트렌치 커패시터를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 커패시터 형성방법의 일 태양에서는, 실리콘 기판 위에 SiGe층 및 Si층을 순차 형성한 다음, 상기 Si층 상에 개구부를 갖는 식각 마스크를 형성한다. 상기 식각 마스크를 이용하여 상기 Si층 및 SiGe층을 식각함으로써 제1 트렌치를 형성한 다음, 상기 SiGe층을 선택적으로 등방성 식각하여 상기 SiGe층 안에 요홈을 형성한다. 상기 요홈을 포함한 결과물 상에 절연막을 형성한 후, 상기 절연막을 이방성 건식 식각하여 상기 요홈 안에 절연막 칼라를 형성한다. 상기 식각 마스크를 이용하여 상기 실리콘 기판을 식각하여 상기 제1 트렌치가 연장된 제2 트렌치를 형성한다. 상기 식각 마스크를 제거한 다음, 상기 제2 트렌치 바깥쪽을 감싸는 매립형 플레이트를 형성한다. 상기 제2 트렌치 내벽에 유전막을 형성하고 상기 제2 트렌치 안에 저장 전극을 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 커패시터 형성방법의 다른 태양에서는, 실리콘 기판 안에 하부 트렌치를 형성한 다음, 상기 하부 트렌치 바깥쪽을 감싸는 매립형 플레이트를 형성한다. 상기 하부 트렌치 내벽에 유전막을 형성하고 상기 하부 트렌치 안에 저장 전극을 형성한다. 상기 저장 전극을 포함한 상기 실리콘 기판 위에 SiGe층 및 Si층을 순차 형성한 다음, 상기 Si층 상에 개구부를 갖는 식각 마스크를 형성한다. 상기 식각 마스크를 이용하여 상기 Si층 및 SiGe층을 식각함으로써 상부 트렌치를 형성하고 나서, 상기 SiGe층을 선택적으로 등방성 식각하여 상기 SiGe층 안에 요홈을 형성한다. 상기 요홈을 포함한 결과물 상에 절연막을 형성한 후, 상기 절연막을 이방성 건식 식각하여 상기 요홈 안에 절연막 칼라를 형성한다. 상기 식각 마스크를 제거한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 커패시터 형성방법의 또 다른 태양에서는, 실리콘 기판 위에 제1 도전형 도프트 Si층, SiGe층 및 제2 도전형 도프트 Si층을 순차 형성한다. 상기 제2 도전형 도프트 Si층 상에 개구부를 갖는 식각 마스크를 형성한 다음, 상기 식각 마스크를 이용하여 상기 제2 도전형 도프트 Si층 및 SiGe층을 식각함으로써 제1 트렌치를 형성한다. 상기 SiGe층을 선택적으로 등방성 식각하여 상기 SiGe층 안에 요홈을 형성한 후, 상기 요홈을 포함한 결과물 상에 절연막을 형성한다. 상기 절연막을 이방성 건식 식각하여 상기 요홈 안에 절연막 칼라를 형성한 다음, 상기 식각 마스크를 이용하여 상기 제1 도전형 도프트 Si층을 식각하여 상기 제1 트렌치가 연장된 모습이고 바깥쪽에 매립형 플레이트가 자동 형성된 제2 트렌치를 형성한다. 상기 식각 마스크를 제거한 후, 상기 제2 트렌치 내벽에 유전막을 형성하고, 상기 제2 트렌치 안에 저장 전극을 형성한다.
상기 제1 도전형은 N+형이고 상기 제2 도전형은 P+형일 수 있다. 반대로, 상기 제1 도전형은 P+형이고 상기 제2 도전형은 N+형일 수도 있다.
본 발명에 따른 트렌치 커패시터 형성방법들에 있어서, 상기 SiGe층 및 Si층은 에피택셜 성장방법으로 형성하는 것이 바람직하다. 그리고, 상기 SiGe층 및 상기 Si층을 형성할 때에 도펀트 가스의 양을 조절하여 원자층 단위로 도핑 농도를 다르게 조절하여 성장시킬 수 있다. 상기 SiGe층의 Ge 함량비는 20%를 넘지 않게 할 수 있다. 상기 식각 마스크는 Si, SiO2, Si3N4, SiGe, Al2 O3 또는 Ta2O5의 단일막 또는 복합막으로 형성할 수 있다. 상기 요홈을 형성하는 단계는 불소계, 염소계 및 He, O2 가스 등을 사용한 건식 식각으로 수행하거나, 질산, 초산 및 불산의 혼합액을 사용한 습식 식각으로 수행할 수 있다. 상기 절연막은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition), PEALD(Plasma Enhanced ALD) 또는 PECVD(Plasma Enhanced CVD) 방법으로 증착하거나 코팅 방법으로 형성할 수 있다. 상기 절연막을 형성하는 단계에서는 상기 제1 트렌치 또는 상부 트렌치가 매립되지 않을 정도 두께로 절연막을 형성하거나, 상기 제1 트렌치 또는 상부 트렌치가 매립될 정도 두께로 절연막을 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 커패시터의 일 태양은, 순차 적층된 SiGe층 및 Si층을 갖는 실리콘 기판과, 상기 Si층, SiGe층 및 실리콘 기판 내에 형성된 트렌치를 포함한다. 상기 트렌치 외측으로 상기 SiGe층 안에 요홈이 형성되어 있고, 상기 요홈 안에 절연막 칼라가 형성되어 있다. 상기 실리콘 기판 안에는 상기 트렌치 바깥쪽을 감싸는 매립형 플레이트를 포함하고, 상기 트렌치 내벽에는 유전막을, 상기 트렌치 안에는 저장 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 커패시터의 다른 태양은, 순차 적층된 제1 도전형 도프트 Si층, SiGe층 및 제2 도전형 도프트 Si층을 갖는 실리콘 기판과, 상기 제2 도전형 도프트 Si층, SiGe층 및 제1 도전형 도프트 Si층 내에 형성된 트렌치를 포함한다. 상기 트렌치 외측으로 상기 SiGe층 안에는 요홈이 형성되어 있고, 상기 요홈 안에는 절연막 칼라가 형성되어 있다. 상기 트렌치 바깥쪽을 감싸는 상기 제1 도전형 도프트 Si층은 매립형 플레이트가 된다. 상기 트렌치 내벽에는 유전막이, 상기 트렌치 안에는 저장 전극이 포함된다.
본 발명에 따른 트렌치 커패시터들에 있어서, 상기 절연막 칼라는 상기 요홈을 완전히 채울 수 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
(제1 실시예)
도 4 내지 도 11은 본 발명의 제1 실시예에 따라 트렌치 커패시터를 형성하는 방법을 보이는 단면도들이다.
먼저, 도 4를 참조하여, 실리콘 기판(200) 위에 SiGe층(205) 및 Si층(210)을 순차 형성한다. 이어, Si층(210) 상에 개구부(215)를 갖는 식각 마스크(220)를 형성한다.
여기서, SiGe층(205) 및 Si층(210)은 에피택셜 성장방법으로 형성하는 것이 바람직하다. SiGe층(205)은 SiGe층(205)에 함유된 저매늄의 함량에 따라 Si층(210)과 식각 선택비를 갖는다. 즉, SiGe층(205)에 함유된 저매늄의 비가 높을수록 식각이 촉진된다. 제어된 식각을 진행하기 위해서는, SiGe층(205)의 Ge 함량비는 20%를 넘지 않게 형성하는 것이 바람직할 수 있다. Si층(210)은 트랜지스터의 도전형에 따라, P+ 또는 N+ 도프트 Si층으로 형성할 수 있다. 이를 위하여, P+ 도프트 Si층은 B와 같은 도펀트를 이용한 인시튜 도프트 Si층으로, N+ 도프트 Si층은 As와 같은 도펀트를 이용한 인시튜 도프트 Si층으로 형성할 수 있다. 이 때, SiGe층(205) 및 Si층(210)을 형성할 때에 도펀트 가스의 양을 조절하여 원자층 단위로 도핑 농도를 다르게 조절하여 성장시킬 수도 있다. 대신에, P+ 또는 N+ 도프트 Si층으로 된 Si층(210)은 Si층을 형성한 후 이온주입으로 도핑하여 형성할 수도 있다.
식각 마스크(220)는 Si, SiO2, Si3N4, SiGe, Al2O3 또는 Ta2O5의 단일막 또는 복합막으로 형성할 수 있다. 단, 이러한 식각 마스크(220) 및 Si층(210)에 대하여 SiGe층(205)이 식각 선택비를 가질 수 있는 경우가 되게 조합하여야 한다.
도 5를 참조하여, 식각 마스크(220)를 이용하여 Si층(210) 및 SiGe층(205)을 식각함으로써 제1 트렌치(225)를 형성한다. Si층(210) 및 SiGe층(205)을 식각할 때에는 이방성 특성이 우수한 건식 식각에 의할 수 있다.
다음 도 6을 참조하여, SiGe층(205)을 선택적으로 등방성 식각하여 SiGe층(205) 안에 요홈(230)을 형성한다. 요홈(230)을 형성할 때에는 실리콘 기판(200), Si층(210) 및 식각 마스크(220)에 대하여 SiGe층(205)을 선택적으로 식각할 수 있는 방법에 의한다. 예를 들면, 불소계, 염소계 및 He, O2 가스 등을 사용한 건식 식각에 의한다. 이 때, 가스의 직진성을 줄이면 등방성에 가깝게 식각할 수 있다. 대신에, 질산, 초산 및 불산의 혼합액을 사용한 습식 식각에 의할 수도 있다. 이러한 식각 방법에 의할 때에, SiGe층(205)은 Si 및 SiO2, Si3N4 에 대한 식각 선택비를 가지고 있어서, 식각 마스크(220)로 주로 사용되는 SiO2 및 Si3N 4와 실리콘 기판(200)에 손상을 주지 않고, SiGe층(205)만 선택적으로 제거할 수 있는 장점이 있다.
도 7에 도시한 바와 같이, 요홈(230)을 포함한 결과물 상에 절연막(235)을 형성한다. 절연막(235)은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition), PEALD(Plasma Enhanced ALD) 또는 PECVD(Plasma Enhanced CVD) 방법으로 증착하거나 코팅 방법으로 형성할 수 있으며, 예컨대, 실리콘 산화막으로 형성한다. 단차 도포성을 높여서 요홈(230) 안으로 절연막(235)이 형성되게 하는 것이 바람직하다. 도 7에는 절연막(235)이 제1 트렌치(225)를 완전히 매립시키는 정도 두께로 형성하는 예를 들었으나, 절연막(235)은 제1 트렌치(225)를 매립시키지 않을 정도 두께로 형성할 수도 있다.
도 8을 참조하여, 도 7의 절연막(235)을 이방성 건식 식각하여 요홈(230) 안에 절연막 칼라(235a)를 형성한다. 도 7의 단계에서 SiGe층(205)의 식각량을 조절하여 요홈(230)의 깊이를 조절하면, 요홈(230) 안에 형성되는 절연막 칼라(235a)의 두께를 조절할 수 있다. 따라서, 요홈(230)의 깊이를 깊게 함으로써 충분한 두께의 절연막 칼라(235a)를 형성하는 것이 얼마든지 가능해지므로, 종래 대비 매립형 플레이트-매립형 스트랩간의 누설전류를 감소시킬 수 있다. 만약, 도 7의 단계에서 절연막(235)이 제1 트렌치(225)를 매립시키지 않을 정도 두께로 형성하는 경우의 절연막 칼라(235b)의 형태는 도 9와 같다.
도 10을 참조하여, 식각 마스크(도 8의 220)를 이용하여 실리콘 기판(200)을 식각하여 제1 트렌치(도 8의 225)가 연장된 제2 트렌치(225')를 형성한다. 그런 다음, 식각 마스크(220)를 제거한다.
계속하여, 제2 트렌치(225') 바깥쪽을 감싸는 매립형 플레이트(240)를 형성한다. 매립형 플레이트(240)는 열확산(thermal diffusion), 기체상 도핑(gas phase doping), 플라즈마 이머젼 이온 주입(plasma immersion ion implant) 등의 방법으로 형성할 수 있다. 이어, 제2 트렌치(225') 내벽에 유전막(245)을 형성하고, 제2 트렌치(225') 안에 저장 전극(250)을 형성한다. 유전막(245)과 저장 전극(250)을 리세스시키는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(245)과 저장 전극(250)의 상단이 절연막 칼라(235a) 상면과 나란해질 때까지 리세스시킬 수 있다. 이렇게 하여, 매립형 플레이트(240), 유전막(245) 및 저장 전극(250)으로 이루어진 트렌치 커패시터(C1)가 완성된다. 저장 전극(250)은 텅스텐 실리사이드, 텅스텐, 텅스텐 질화물, 루테늄, 루테늄 산화물, 이리듐, 이리듐 산화물일 수 있다. 후속적으로, 매립형 N+ 웰(255)을 형성하고, 매립형 스트랩(260)을 형성할 수 있다. 이 때의 단면이 도 11에 도시되어 있다.
종래 방법에 의할 경우, 도 3e에서와 같이 매립형 스트랩을 형성할 영역(42)에서 칼라(도 3d의 36)를 제거하는 공정이 따로 필요하다. 그러나, 본 발명을 이용하여 절연막 칼라(235a)를 형성할 경우에는 절연막 칼라(235a)가 소자 상단면(이 경우, Si층(210)) 부분에서 어느 정도 떨어진 영역에 형성되어 있기 때문에 매립형 스트랩(260) 형성 영역을 따로 제거할 필요가 없어 공정단순화가 가능하다.
이상과 같은 방법으로 형성된 트렌치 커패시터는, 순차 적층된 SiGe층(205) 및 Si층(210)을 갖는 실리콘 기판(200)과, Si층(210), SiGe층(205) 및 실리콘 기판(200) 내에 형성된 트렌치(도 10의 225')를 포함한다. 트렌치(225') 외측으로 SiGe층(205) 안에 요홈(도 8의 230)이 형성되어 있고, 요홈(230) 안에 절연막 칼라(235a)가 형성되어 있다. 실리콘 기판(200) 안에는 트렌치(225') 바깥쪽을 감싸는 매립형 플레이트(240)를 포함하고, 트렌치(225') 내벽에는 유전막(245)을, 트렌치(225') 안에는 저장 전극(260)을 포함한다. 유전막(245)과 저장 전극(260)이 실리콘 기판(200) 표면보다 높은 상단을 갖게 된다.
이러한 트렌치 커패시터는 절연막 칼라(235a)가 종래보다 두꺼워질 수 있기 때문에 누설전류 방지 특성이 우수하다.
한편, 도시하지 않은 후속 공정에서는 Si층(210) 위에 트랜지스터를 형성하고, 매립형 스트랩(260)을 이용하여, 트랜지스터의 소스/드레인과 저장 전극(250)을 전기적으로 연결시키는 노드 확산 영역을 형성한다. Si층(210)을 에피택셜층으로 형성하는 경우, 결정 품질이 우수한 에피층 위에 트랜지스터를 형성할 수 있기 때문에 트랜지스터 특성이 개선되는 장점이 더 있다.
(제2 실시예)
도 12 내지 도 17은 본 발명의 제2 실시예에 따라 트렌치 커패시터를 형성하는 방법을 보이는 단면도들이다. 본 실시예는 제1 실시예에서와 달리, 트렌치 커패시터를 먼저 형성한 다음에 절연막 칼라를 형성하게 된다. 본 실시예에서 특별히 언급하지 않는 사항은 제1 실시예의 대응 사항을 그대로 원용할 수 있다.
도 12를 참조하면, 실리콘 기판(300) 안에 하부 트렌치(305)를 형성한 다음, 하부 트렌치(305) 바깥쪽을 감싸는 매립형 플레이트(310)를 형성한다. 매립형 플레이트(310)는 열확산, 기체상 도핑, 플라즈마 이머젼 이온 주입 등의 방법으로 형성할 수 있다. 하부 트렌치(305) 내벽에 유전막(315)을 형성하고 하부 트렌치(305) 안에 저장 전극(320)을 형성하여 트렌치 커패시터(C2)를 형성한다. 부가적으로 매립형 N+ 웰(322)을 형성한다. 저장 전극(320)을 포함한 실리콘 기판(300) 위에 SiGe층(325) 및 Si층(330)을 순차 형성한 다음, Si층(330) 상에 개구부(335)를 갖는 식각 마스크(340)를 형성한다.
도 13을 참조하여, 식각 마스크(340)를 이용하여 Si층(330) 및 SiGe층(325)을 식각함으로써 상부 트렌치(345)를 형성한다.
도 14를 참조하여, SiGe층(325)을 선택적으로 등방성 식각하여 SiGe층(325) 안에 요홈(350)을 형성한다.
도 15를 참조하면, 요홈(350)을 포함한 결과물 상에 절연막(355)을 형성한다. 절연막(355)은 상부 트렌치(345)가 매립되지 않을 정도 두께로 형성하거나, 상부 트렌치(345)가 매립될 정도 두께로 형성한다.
도 16에 도시한 바와 같이, 절연막(355)을 이방성 건식 식각하여 요홈(350) 안에 절연막 칼라(355a)를 형성한다.
도 17에서와 같이, 식각 마스크(340)를 제거한다.
이와 같이 형성되는 트렌치 커패시터는, 유전막(315)과 저장 전극(320)이 실리콘 기판(300) 표면과 나란한 상단을 갖게 된다.
(제3 실시예)
도 18 내지 도 24는 본 발명의 제3 실시예에 따라 트렌치 커패시터를 형성하는 방법을 보이는 단면도들이다. 본 실시예는 트렌치 커패시터의 매립형 플레이트를 형성하는 방법만 제1 실시예에서와 다르다. 본 실시예에서 특별히 언급하지 않는 사항은 제1 실시예의 대응 사항을 그대로 원용할 수 있다. 그리고, 이하 실시예에서 제1 도전형은 N+형이고 제2 도전형은 P+형이다. 그러나, 이와 반대로, 제1 도전형이 P+형이고 제2 도전형이 N+형일 수도 있다.
도 18을 참조하여, 실리콘 기판(400) 위에 제1 도전형, 다시 말해 N+ 도프트 Si층(405), SiGe층(410) 및 제2 도전형, 다시 말해 P+ 도프트 Si층(415)을 순차 형성한다. N+ 도프트 Si층(405), SiGe층(410) 및 P+ 도프트 Si층(415) 에피택셜 성장방법으로 형성하는 것이 바람직하다. 이어, P+ 도프트 Si층(415) 상에 개구부(420)를 갖는 식각 마스크(425)를 형성한다.
도 19를 참조하면, 식각 마스크(425)를 이용하여 P+ 도프트 Si층(415) 및 SiGe층(410)을 식각함으로써 제1 트렌치(430)를 형성한다.
도 20을 참조하면, SiGe층(410)을 선택적으로 등방성 식각하여 SiGe층(410) 안에 요홈(435)을 형성한다.
도 21을 참조하면, 요홈(435)을 포함한 결과물 상에 절연막(440)을 형성한다.
도 22를 참조하면, 절연막(440)을 이방성 건식 식각하여 요홈(435) 안에 절연막 칼라(440a)를 형성한다.
식각 마스크(425)를 이용하여 N+ 도프트 Si층(405)을 식각하여 제1 트렌치(도 22의 430)가 연장된 모습인 제2 트렌치(430')를 형성한다. 식각 마스크(425)까지 제거한 후의 상태가 도 23이다. 이 때, 제2 트렌치(430') 내벽으로 노출되어 있는 N+ 도프트 Si층(405)은 종래처럼 열확산이나 이온주입 등으로 도핑할 필요 없이 그 자체가 매립형 플레이트가 된다.
도 24에서와 같이, 후속적으로, 제2 트렌치(430') 내벽에 유전막(445)을 형성하고, 제2 트렌치(430') 안에 저장 전극(450)을 형성한다. 유전막(445)과 저장 전극(450)을 리세스시키는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(445)과 저장 전극(450)의 상단이 절연막 칼라(440a) 상면과 나란해질 때까지 리세스시킬 수 있다. 이렇게 하여, 매립형 플레이트(N+ 도프트 Si층(405)), 유전막(445) 및 저장 전극(450)으로 이루어진 트렌치 커패시터(C3)가 완성된다. 후속적으로, 매립형 스트랩(460)을 형성할 수 있다.
본 실시예에 의할 경우 제1 실시예의 장점에 더하여, 제2 트렌치(430') 식각 후 매립형 플레이트 형성을 위한 도핑 및 이온주입 공정을 생략할 수 있어 공정이 더욱 단순화되는 장점이 있다. N+ 도프트 Si층(405)과 P+ 도프트 Si층(415)을 에피택셜 성장시킴으로써 매립형 플레이트 및 매립형 웰을 따로 형성하지 않아도 되어 공정을 단순화시킬 수 있는 장점이 있다.
이상과 같은 방법으로 형성된 트렌치 커패시터는, 순차 적층된 N+ 도프트 Si층(405), SiGe층(410) 및 P+ 도프트 Si층(415)을 갖는 실리콘 기판(400)과, P+ 도프트 Si층(415), SiGe층(410) 및 N+ 도프트 Si층(405) 내에 형성된 트렌치(도 23의 430')를 포함한다. 트렌치(430) 외측으로 SiGe층(410) 안에는 요홈(435)이 형성되어 있고, 요홈(435) 안에는 절연막 칼라(440a)가 형성되어 있다. 트렌치(430') 바깥쪽을 감싸는 N+ 도프트 Si층(405)은 매립형 플레이트가 된다. 트렌치(430') 내벽에는 유전막(445)이, 트렌치(430') 안에는 저장 전극(450)이 포함된다. 유전막(445)과 저장 전극(450)이 N+ 도프트 Si층(405) 표면보다 높은 상단을 갖게 된다.
종래에는 LOCOS 등으로 절연막 칼라를 형성함에 따라 절연막 칼라의 두께를 충분하게 확보하지 못하여 누설전류를 방지하지 못하는 단점이 있었고, 매립형 스트랩을 형성하기 위해 절연막 칼라의 상단을 제거하는 별도의 공정이 추가되어 공정이 복잡하였다. 그러나, 본 발명에 의하면, SiGe층의 식각 선택비를 이용해 요홈의 깊이를 조절함으로써 요홈에 형성되는 절연막 칼라의 두께를 조절할 수 있어, 누설전류 방지 특성이 우수해진다. 아울러, 트렌치 형성과 동시에 매립형 플레이트를 형성하는 방법에 의하면, 보다 간단한 방법으로 트렌치 커패시터를 형성할 수 있게 된다. 공정이 단순하여 시간과 비용을 절감할 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, SiGe의 습식 선택비를 이용하여 절연막 칼라의 두께를 제어할 수 있어 누설전류 차단 특성을 개선시킬 수 있는 장점이 있다. 그리고, 보다 간단한 방법으로 절연막 칼라를 형성하므로 공정이 단순하여 시간과 비용을 절감할 수 있다. 또한, 절연막 칼라를 원하는 부위에 형성할 수 있어서 절연막 칼라 형성 후 매립형 스트랩을 만들기 위한 영역을 따로 제거할 필요가 없어 공정을 단순화시킬 수 있는 장점이 있다.
뿐만 아니라, 트랜지스터를 에피택셜 성장시킨 실리콘 위에 형성할 수 있어 더 좋은 전기적 특성을 얻을 수 있다. 뿐만 아니라, 실리콘 기판 위에 N+ 도프트 Si층을 에피택셜 성장시켜 트렌치를 형성하게 되면 매립형 플레이트 및 매립 N+ 웰을 따로 형성하지 않아도 되어, 공정을 더욱 단순화시킬 수 있는 장점이 있다.
도 1은 일반적인 트렌치 커패시터를 포함하는 DRAM의 단면도이다.
도 2a 내지 도 2d는 종래 열확산 방법으로 트렌치 커패시터의 매립형 플레이트를 형성하는 방법을 보이는 단면도들이다.
도 3a 내지 도 3c는 종래 기체상 도핑 혹은 플라즈마 이머젼 이온 주입 방법으로 트렌치 커패시터의 매립형 플레이트를 형성하는 방법을 보이는 단면도들이다.
도 3d 내지 도 3f는 종래 매립형 스트랩을 형성하는 방법을 보이는 단면도들이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따라 트렌치 커패시터를 형성하는 방법을 보이는 단면도들이다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따라 트렌치 커패시터를 형성하는 방법을 보이는 단면도들이다.
도 18 내지 도 24는 본 발명의 또 다른 실시예에 따라 트렌치 커패시터를 형성하는 방법을 보이는 단면도들이다.

Claims (28)

  1. 실리콘 기판 위에 SiGe층 및 Si층을 순차 형성하는 단계;
    상기 Si층 상에 개구부를 갖는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 Si층 및 SiGe층을 식각함으로써 제1 트렌치를 형성하는 단계;
    상기 SiGe층을 선택적으로 등방성 식각하여 상기 SiGe층 안에 요홈을 형성하는 단계;
    상기 요홈을 포함한 결과물 상에 절연막을 형성하는 단계;
    상기 절연막을 이방성 건식 식각하여 상기 요홈 안에 절연막 칼라를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 실리콘 기판을 식각하여 상기 제1 트렌치가 연장된 제2 트렌치를 형성하는 단계;
    상기 식각 마스크를 제거하는 단계;
    상기 제2 트렌치 바깥쪽을 감싸는 매립형 플레이트를 형성하는 단계;
    상기 제2 트렌치 내벽에 유전막을 형성하는 단계; 및
    상기 제2 트렌치 안에 저장 전극을 형성하는 단계를 포함하는 트렌치 커패시터 형성방법.
  2. 실리콘 기판 안에 하부 트렌치를 형성하는 단계;
    상기 하부 트렌치 바깥쪽을 감싸는 매립형 플레이트를 형성하는 단계;
    상기 하부 트렌치 내벽에 유전막을 형성하는 단계;
    상기 하부 트렌치 안에 저장 전극을 형성하는 단계;
    상기 저장 전극을 포함한 상기 실리콘 기판 위에 SiGe층 및 Si층을 순차 형성하는 단계;
    상기 Si층 상에 개구부를 갖는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 Si층 및 SiGe층을 식각함으로써 상부 트렌치를 형성하는 단계;
    상기 SiGe층을 선택적으로 등방성 식각하여 상기 SiGe층 안에 요홈을 형성하는 단계;
    상기 요홈을 포함한 결과물 상에 절연막을 형성하는 단계;
    상기 절연막을 이방성 건식 식각하여 상기 요홈 안에 절연막 칼라를 형성하는 단계; 및
    상기 식각 마스크를 제거하는 단계를 포함하는 트렌치 커패시터 형성방법.
  3. 제2항에 있어서, 상기 절연막을 형성하는 단계는 상기 상부 트렌치가 매립되지 않을 정도 두께로 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  4. 제2항에 있어서, 상기 절연막을 형성하는 단계는 상기 상부 트렌치가 매립될 정도 두께로 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  5. 제1항 또는 제2항에 있어서, 상기 Si층은 P+ 또는 N+ 도프트 Si층으로 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  6. 제5항에 있어서, 상기 도프트 Si층은 인시튜 도프트 Si층으로 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  7. 제5항에 있어서, 상기 도프트 Si층은 Si층을 형성한 후 이온주입으로 도핑하여 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  8. 실리콘 기판 위에 제1 도전형 도프트 Si층, SiGe층 및 제2 도전형 도프트 Si층을 순차 형성하는 단계;
    상기 제2 도전형 도프트 Si층 상에 개구부를 갖는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 제2 도전형 도프트 Si층 및 SiGe층을 식각함으로써 제1 트렌치를 형성하는 단계;
    상기 SiGe층을 선택적으로 등방성 식각하여 상기 SiGe층 안에 요홈을 형성하는 단계;
    상기 요홈을 포함한 결과물 상에 절연막을 형성하는 단계;
    상기 절연막을 이방성 건식 식각하여 상기 요홈 안에 절연막 칼라를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 제1 도전형 도프트 Si층을 식각하여 상기 제1 트렌치가 연장된 모습이고 바깥쪽에 매립형 플레이트가 자동 형성된 제2 트렌치를 형성하는 단계;
    상기 식각 마스크를 제거하는 단계;
    상기 제2 트렌치 내벽에 유전막을 형성하는 단계; 및
    상기 제2 트렌치 안에 저장 전극을 형성하는 단계를 포함하는 트렌치 커패시터 형성방법.
  9. 제8항에 있어서, 상기 제1 도전형 도프트 Si층과 제2 도전형 도프트 Si층은 인시튜 도프트 Si층으로 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  10. 제8항에 있어서, 상기 제2 도전형 도프트 Si층은 Si층을 형성한 후 이온주입으로 도핑하여 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  11. 제8항에 있어서, 상기 제1 도전형은 N+형이고 상기 제2 도전형은 P+형인 것을 특징으로 하는 트렌치 커패시터 형성방법.
  12. 제8항에 있어서, 상기 제1 도전형은 P+형이고 상기 제2 도전형은 N+형인 것을 특징으로 하는 트렌치 커패시터 형성방법.
  13. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 SiGe층 및 Si층은 에피택셜 성장방법으로 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  14. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 SiGe층 및 상기 Si층을 형성할 때에 도펀트 가스의 양을 조절하여 원자층 단위로 도핑 농도를 다르게 조절하여 성장시키는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  15. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 SiGe층의 Ge 함량비는 20%를 넘지 않는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  16. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 식각 마스크는 Si, SiO2, Si3N4, SiGe, Al2O3 또는 Ta2 O5의 단일막 또는 복합막으로 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  17. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 요홈을 형성하는 단계는 불소계, 염소계 및 He, O2 가스 등을 사용한 건식 식각으로 수행하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  18. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 요홈을 형성하는 단계는 질산, 초산 및 불산의 혼합액을 사용한 습식 식각으로 수행하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  19. 제1항, 제2항 및 제8항 중 어느 하나의 항에 있어서, 상기 절연막은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition), PEALD(Plasma Enhanced ALD) 또는 PECVD(Plasma Enhanced CVD) 방법으로 증착하거나 코팅 방법으로 형성하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  20. 제1항 또는 제8항에 있어서, 상기 절연막을 형성하는 단계는 상기 제1 트렌치가 매립되지 않을 정도 두께로 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  21. 제1항 또는 제8항에 있어서, 상기 절연막을 형성하는 단계는 상기 제1 트렌치가 매립될 정도 두께로 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 형성방법.
  22. 순차 적층된 SiGe층 및 Si층을 갖는 실리콘 기판;
    상기 Si층, SiGe층 및 실리콘 기판 내에 형성된 트렌치;
    상기 트렌치 외측으로 상기 SiGe층 안에 형성된 요홈;
    상기 요홈 안에 형성된 절연막 칼라;
    상기 실리콘 기판 안에서 상기 트렌치 바깥쪽을 감싸는 매립형 플레이트;
    상기 트렌치 내벽에 형성된 유전막; 및
    상기 트렌치 안의 저장 전극을 포함하는 트렌치 커패시터.
  23. 제22항에 있어서, 상기 절연막 칼라는 상기 요홈을 완전히 채우는 것을 특징으로 하는 트렌치 커패시터.
  24. 제22항에 있어서, 상기 유전막과 상기 저장 전극이 상기 실리콘 기판 표면보다 높은 상단을 갖는 것을 특징으로 하는 트렌치 커패시터.
  25. 제22항에 있어서, 상기 유전막과 상기 저장 전극이 상기 실리콘 기판 표면과 나란한 상단을 갖는 것을 특징으로 하는 트렌치 커패시터.
  26. 순차 적층된 제1 도전형 도프트 Si층, SiGe층 및 제2 도전형 도프트 Si층을 갖는 실리콘 기판;
    상기 제2 도전형 도프트 Si층, SiGe층 및 제1 도전형 도프트 Si층 내에 형성된 트렌치;
    상기 트렌치 외측으로 상기 SiGe층 안에 형성된 요홈;
    상기 요홈 안에 형성된 절연막 칼라;
    상기 트렌치 바깥쪽을 감싸는 상기 제1 도전형 도프트 Si층으로 이루어진 매립형 플레이트;
    상기 트렌치 내벽에 형성된 유전막; 및
    상기 트렌치 안의 저장 전극을 포함하는 트렌치 커패시터.
  27. 제25항에 있어서, 상기 절연막 칼라는 상기 요홈을 완전히 채우는 것을 특징으로 하는 트렌치 커패시터.
  28. 제26항에 있어서, 상기 유전막과 상기 저장 전극이 상기 제1 도전형 도프트 Si층 표면보다 높은 상단을 갖는 것을 특징으로 하는 트렌치 커패시터.
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