KR100532420B1 - Method for fabricating cell capacitor of DRAM - Google Patents
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Abstract
디램 셀 커패시터 제조 방법을 개시한다. 본 발명에서는, 디램 셀 커패시터의 스토리지 노드를 다층으로 여러 번에 나누어 형성한다. 먼저, 반도체 기판 상에 기둥 역할의 1차 스토리지 노드를 형성한다. 1차 스토리지 노드 상에 실린더형 2차 스토리지 노드를 형성한다. 이 1차 및 2차 스토리지 노드로 이루어진 하부전극 상에 유전막과 상부전극을 순차적으로 형성한다. 1차 스토리지 노드는 순차적으로 적층된 1개 이상의 스택형 스토리지 노드로 형성하거나 순차적으로 적층된 1개 이상의 실린더형 스토리지 노드로 형성할 수 있다. Disclosed is a method of manufacturing a DRAM cell capacitor. In the present invention, the storage node of the DRAM cell capacitor is formed by dividing the multilayer into multiple layers. First, a primary storage node serving as a pillar is formed on a semiconductor substrate. A cylindrical secondary storage node is formed on the primary storage node. A dielectric film and an upper electrode are sequentially formed on the lower electrode formed of the primary and secondary storage nodes. The primary storage node may be formed of one or more stacked storage nodes stacked sequentially or one or more cylindrical storage nodes stacked sequentially.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디램(DRAM)에서 높은 커패시턴스를 확보할 수 있는 실린더(cylinder)형 셀 커패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a cylinder type cell capacitor capable of securing high capacitance in a DRAM.
최근의 디램은 저전압화되고 있으며 전압차에 의한 데이터 센싱(data sensing) 방법은 계속 유지하고 있기 때문에 디램 셀의 커패시턴스는 25-30 fF 이상을 요구한다. 그런데 반도체 소자의 집적도가 증가에 따른 디자인 룰(design rule)의 감소로, 동일층 상에 인접한 도전층들 사이의 거리 또한 감소한다. 이 때문에 고 집적화에 따른 셀 면적의 축소, 즉 셀 커패시터 스토리지 노드(하부전극)의 유효 면적 감소는 피할 수 없는 상황이다. 잘 알려진 것과 같이 스토리지 노드의 유효 면적 감소는 커패시턴스의 감소를 가져온다. Recently, DRAM has become low voltage and the data sensing method due to voltage difference is still maintained, so the capacitance of the DRAM cell requires 25-30 fF or more. However, due to a decrease in design rules as the degree of integration of semiconductor devices increases, the distance between adjacent conductive layers on the same layer also decreases. For this reason, the reduction of the cell area due to high integration, that is, the reduction of the effective area of the cell capacitor storage node (lower electrode) is inevitable. As is well known, reducing the effective area of a storage node leads to a reduction in capacitance.
그러므로, 25-30 fF 이상의 높은 셀 커패시턴스를 요구하는 디램의 고집적화 기술은 셀 커패시터 유전막의 유전상수를 증가시키는 데 집중하고 있다. 기존의 셀 커패시터의 고유전막으로서는 실리콘 질화막(Si3N4), 탄탈륨 산화막(Ta2 O3), 알루미늄 산화막(Al2O3) 등을 사용하고 있으나, 역시 한계에 이르고 있다.Therefore, DRAM's high integration technology, which requires a high cell capacitance of 25-30 fF or more, is focused on increasing the dielectric constant of the cell capacitor dielectric film. As a high-k dielectric film of a conventional cell capacitor, a silicon nitride film (Si 3 N 4 ), a tantalum oxide film (Ta 2 O 3 ), an aluminum oxide film (Al 2 O 3 ), and the like are used, but the limit is also reached.
현재 커패시턴스를 증가시키기 위해 스토리지 노드의 유효 면적을 넓히는 방법으로는 스토리지 노드의 모양을 실린더형으로 입체화하는 방식을 주로 사용하고 있다. 나아가, 실린더형 스토리지 노드의 유효 면적을 더 넓히기 위하여 그 높이를 증가시키고자 하는 노력을 경주하고 있으나, 좁은 면적에 키가 큰 스토리지 노드를 형성하다 보면 스토리지 노드가 쓰러지면서 인접한 것끼리 서로 붙어 버리는 브리지(bridge) 현상이 발생하게 되어 문제가 되고 있다. 따라서, 현재의 기술을 그대로 이용하여 단순히 스토리지 노드의 높이를 증가시키는 것은 한계에 도달하고 있다. Currently, the method of increasing the effective area of a storage node to increase capacitance is mainly using a method in which the shape of the storage node is three-dimensionally shaped. In addition, efforts have been made to increase the height of the cylindrical storage node to increase its effective area. However, forming a tall storage node in a small area causes the storage node to collapse while adjoining one another. Bridge phenomenon is a problem. Thus, simply increasing the height of the storage node using current technology is reaching its limit.
본 발명이 이루고자 하는 기술적 과제는, 스토리지 노드의 쓰러짐없이 그 높이를 안정적으로 높이고, 유효 면적을 충분히 확보하여 높은 커패시턴스를 확보할 수 있는 디램 셀 커패시터 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a DRAM cell capacitor manufacturing method capable of stably increasing its height without sacrificing a storage node, securing sufficient effective area, and securing high capacitance.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 디램 셀 커패시터 제조 방법에서는, 디램 셀 커패시터의 스토리지 노드를 다층으로 형성한다. 즉, 반도체 기판 상에 기둥 역할의 1차 스토리지 노드를 형성한다. 그 1차 스토리지 노드 상에 실린더형 2차 스토리지 노드를 형성한다. 이 1차 및 2차 스토리지 노드로 이루어진 하부전극 상에 유전막과 상부전극을 순차적으로 형성한다.In order to achieve the above technical problem, in the DRAM cell capacitor manufacturing method according to the present invention, a storage node of the DRAM cell capacitor is formed in a multilayer. That is, a primary storage node serving as a pillar is formed on the semiconductor substrate. A cylindrical secondary storage node is formed on the primary storage node. A dielectric film and an upper electrode are sequentially formed on the lower electrode formed of the primary and secondary storage nodes.
여기서, 상기 1차 스토리지 노드는 순차적으로 적층된 1개 이상의 스택형 스토리지 노드로 형성하거나 순차적으로 적층된 1개 이상의 실린더형 스토리지 노드로 형성할 수 있다. 아니면, 순차적으로 적층된 1개 이상의 스택형 스토리지 노드와 이 스택형 스토리지 노드 위의 실린더형 스토리지 노드로 형성할 수도 있다. Here, the primary storage node may be formed of one or more stacked storage nodes sequentially stacked or one or more cylindrical storage nodes stacked sequentially. Alternatively, the stack may be formed of one or more stacked storage nodes sequentially stacked and a cylindrical storage node on the stacked storage nodes.
본 발명에 의하면, 기존의 공정기술을 그대로 이용한 위에 공정 반복 또는 간단한 공정만 추가하여, 추가적인 포토마스크 제작없이 진행할 수 있다. 그리고, 안정적인 공정 마진(process margin)을 확보할 수 있다. According to the present invention, it is possible to proceed without additional photomask by adding a process repetition or a simple process on top of the existing process technology. And, a stable process margin can be secured.
기타 실시예들의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.
이하 첨부한 도면을 참조하여 본 발명에 따른 디램 셀 커패시터 제조 방법에 관한 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Hereinafter, exemplary embodiments of a DRAM cell capacitor manufacturing method according to the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art. It is provided for the purpose of full disclosure, and the invention is only defined by the scope of the claims.
(제1 실시예)(First embodiment)
도 1 내지 도 5는 본 발명의 일 실시예에 따른 디램 셀 커패시터 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서는 기존의 공정기술을 그대로 이용한 위에 공정 반복으로, 추가적인 포토마스크 제작없이 스토리지 노드의 높이를 증가시키는 방법을 설명한다. 1 to 5 are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to an embodiment of the present invention. This embodiment describes a method of increasing the height of the storage node without additional photomask fabrication by repeating the process on top of the existing process technology.
먼저 도 1을 참조하면, 소정의 하부 구조, 예컨대 도시한 것과 같이 소자분리막(12), 게이트 전극(14) 등이 형성된 반도체 기판(10) 상에 층간절연막(20)을 형성한 다음, 층간절연막(20)을 관통하여 반도체 기판(10)의 불순물 영역(미도시)과 연결되는 콘택플러그(25)를 형성한다. 다음에, 콘택플러그(25)를 포함한 층간절연막(20) 전면에 식각정지막(30)으로 사용되는 실리콘 질화막(Si3N4) 등을 약 100 내지 200Å 정도 두께로 적층한다. 그 위에 제1 몰드 산화막(35), 예컨대 실리콘 산화막을 대략 5000 ~ 10000Å 적층한다. 이 때의 실리콘 산화막은 PE-TEOS(Plasma Enhanced CVD Tetra Ethyl Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, HDP(High Density Plasma)막 또는 USG(Undoped Silicate Glass)막 중에서 선택될 수 있다.First, referring to FIG. 1, an interlayer insulating film 20 is formed on a semiconductor substrate 10 on which a predetermined substructure, for example, an isolation layer 12, a gate electrode 14, and the like are formed, and then an interlayer insulating film. A contact plug 25 is formed to penetrate through the 20 to be connected to an impurity region (not shown) of the semiconductor substrate 10. Next, a silicon nitride film (Si 3 N 4 ) or the like used as the etch stop film 30 is laminated on the entire surface of the interlayer insulating film 20 including the contact plug 25 to a thickness of about 100 to 200 Å. A first mold oxide film 35, for example, a silicon oxide film, is laminated thereon at approximately 5000 to 10,000 wafers. The silicon oxide film at this time may be a Plasma Enhanced CVD Tetra Ethyl Ortho Silicate (PE-TEOS) film, a Boron Phosphorus Silicate Glass (BPSG) film, a Phosphorus Silicate Glass (PSG) film, a High Density Plasma (HDP) film, or an Undoped Silicate Glass (USG). ) Can be selected from the film.
다음으로 커패시터의 스토리지 노드(하부전극)가 형성될 영역, 즉 콘택플러그(25)의 상면을 노출시킬 수 있게 만든 포토마스크를 이용한 노광, 건식 식각 과정을 통해, 노출 부위의 제1 몰드 산화막(35)을 식각하여 패터닝한다. 제1 몰드 산화막(35)을 패터닝하는 동안 그 아래의 식각정지막(30)이 버티어주므로 층간절연막(20)의 훼손을 방지할 수 있다. 그런 다음, 콘택플러그(25)의 상면이 노출되도록 식각정지막(30)마저 식각함으로써 1차 홀(H1)을 완성한다. 건식 식각 과정의 특징대로 1차 홀(H1)은 하부로 갈수록 폭이 좁아지게 형성된다. 그러나, 스토리지 노드의 높이를 높이고자 무리하게 두꺼운 몰드산화막을 식각하는 것은 아니므로, 그 경우에 비해서는 폭이 넓어 안정적이다.Next, the first mold oxide layer 35 of the exposed portion is exposed through a dry etching process and an exposure process using a photomask that allows the storage node (lower electrode) of the capacitor to be exposed, that is, the top surface of the contact plug 25. ) By etching. During the patterning of the first mold oxide film 35, the etch stop film 30 underneath it may sustain the damage of the interlayer insulating film 20. Thereafter, even the etch stop layer 30 is etched to expose the top surface of the contact plug 25 to complete the primary hole H 1 . As a characteristic of the dry etching process, the primary hole H 1 is formed to become narrower toward the lower portion. However, since the thick mold oxide film is not excessively etched to increase the height of the storage node, it is wider and more stable than that case.
이어서, 1차 홀(H1) 내부를 완전히 매립하는 도전물질로서, 예컨대 도프트 폴리실리콘을 증착한 다음, 노드 분리를 위하여 도프트 폴리실리콘을 평탄화한다. 도프트 폴리실리콘의 증착은 LPCVD(Low Pressure CVD)로 500℃ 내지 700℃의 온도에서 인시튜 도핑 방식으로 증착할 수 있다. 그런 다음, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방법에 의하여 제1 몰드 산화막(35)의 상면이 드러날 때까지 제1 몰드 산화막(35) 위에 증착된 도프트 폴리실리콘을 제거한다. 이로써, 노드 분리된 스택형 1차 스토리지 노드(40)가 완성된다. 1차 스토리지 노드(40)는 키가 큰 스토리지 노드 전체의 기둥 역할을 한다. 그리고, 여기서 1차 홀(H1) 내부를 매립하는 도전물질로는 도프트 폴리실리콘 이외에, TiN 또는 루테늄 등을 증착하여도 된다.Subsequently, as a conductive material completely filling the inside of the primary hole H 1 , for example, doped polysilicon is deposited, and then the doped polysilicon is planarized for node separation. Deposition of the doped polysilicon may be deposited by in-situ doping at a temperature of 500 ° C to 700 ° C by low pressure CVD (LPCVD). Then, the doped polysilicon deposited on the first mold oxide film 35 is removed until the top surface of the first mold oxide film 35 is exposed by a chemical mechanical polishing (CMP) method. This completes the node-separated stacked primary storage node 40. The primary storage node 40 serves as a pillar of the entire tall storage node. As the conductive material filling the inside of the primary hole H 1 , TiN, ruthenium, or the like may be deposited in addition to the doped polysilicon.
도 3을 참조하여, 1차 스토리지 노드(40)를 포함한 제1 몰드 산화막(35) 위에 제2 몰드 산화막(45)으로서 실리콘 산화막을 형성한다. 도 2의 단계에서 1차 스토리지 노드(40)를 형성하기 위해 사용한 포토마스크를 그대로 다시 사용하여, 이번에는 실린더형 2차 스토리지 노드를 형성하기 위해 노광, 건식 식각 과정을 실시하여 제2 몰드 산화막(45)을 패터닝한다. 이로써, 1차 스토리지 노드(40)와 정렬된 위치에 2차 홀(H2)이 형성된다. 물론 다른 포토마스크를 사용하여도 무방하나, 같은 포토마스크를 사용하여 공정을 보다 간단하게 진행할 수 있다.Referring to FIG. 3, a silicon oxide film is formed as the second mold oxide film 45 on the first mold oxide film 35 including the primary storage node 40. The photomask used to form the primary storage node 40 in the step of FIG. 2 is used again as it is, and this time, an exposure and dry etching process is performed to form a cylindrical secondary storage node. Pattern 45). As a result, the secondary hole H 2 is formed at the position aligned with the primary storage node 40. Of course, other photomasks may be used, but the same photomask may be used to simplify the process.
이 때 제2 몰드 산화막(45)(실리콘 산화막 재질)과 1차 스토리지 노드(40)(도프트 폴리실리콘 재질)간의 선택비가 높은 가스를 사용하여 1차 스토리지 노드(40) 위에서 식각이 정지되도록 한다. 실제 식각시에 도 3에서와 같이 아래로 갈수록 폭이 좁아지게 경사가 지게 되므로 2차 홀(H2)의 아랫부분은 1차 스토리지 노드(40)의 윗 부분에 여유있게 정렬되어 형성될 수 있다. 따라서, 공정 마진은 문제될 것이 없다.At this time, the etching is stopped on the primary storage node 40 by using a gas having a high selectivity between the second mold oxide film 45 (silicon oxide material) and the primary storage node 40 (doped polysilicon material). . 3, the lower portion of the secondary hole H 2 may be formed to be aligned with the upper portion of the primary storage node 40. . Therefore, process margin is not a problem.
다음으로, 도 4에서와 같이 2차 스토리지 노드로 사용될 도전층으로서 도프트 폴리실리콘을 얇게, 통상적으로 100 내지 1000Å 정도로 증착한다. CMP에 의하여 제2 몰드 산화막(45)의 상면이 드러날 때까지 도프트 폴리실리콘을 평탄화시켜 실린더형 2차 스토리지 노드(50)를 형성한다. 도전층으로는 도프트 폴리실리콘 이외에도, TiN 또는 루테늄을 이용할 수 있다. CMP 단계에서 2차 홀(H2) 안에 이물질이 채워지는 것을 방지하기 위하여 2차 홀(H2)을 완전히 매립하는 캡핑막(미도시)을 형성한 다음에 CMP를 하고 나서 이를 제거하는 것이 좋다. 캡핑막으로는 유동성이 좋은 SOG(Spin On Glass)막, BPSG막, PSG막, USG막, FOX(Flowable OXide)막 등을 이용할 수 있다.Next, as the conductive layer to be used as the secondary storage node as shown in FIG. 4, a doped polysilicon is deposited thinly, typically about 100 to 1000 microns. The doped polysilicon is planarized until the top surface of the second mold oxide film 45 is exposed by CMP to form the cylindrical secondary storage node 50. As the conductive layer, TiN or ruthenium may be used in addition to the doped polysilicon. In order to prevent foreign matter from filling in the secondary hole (H 2 ) in the CMP step, it is preferable to form a capping film (not shown) that completely fills the secondary hole (H 2 ), and then remove the CMP. . As the capping film, an SOG (Spin On Glass) film, a BPSG film, a PSG film, a USG film, a FOX (Flowable Oxide) film, or the like having good fluidity may be used.
도 5는 에치백(etch back: 화학적 (습식) 방법)을 사용하여 제2 몰드 산화막(45)과 제1 몰드 산화막(35), 그리고 캡핑막을 사용하였으면 그 캡핑막을 전부 제거한 후의 상태를 도시한다. 1차 스토리지 노드(40)와 2차 스토리지 노드(50)로 된 이층의 구조물은 커패시터의 하부전극으로 사용된다. 그 위에 탄탈륨 산화막 또는 알루미늄 산화막과 같은 유전막(55)을 증착하고, 상부전극(60)(전도체로서 도프트 폴리실리콘 등이 적당하다)을 채워 넣는다.FIG. 5 shows a state after the capping film is completely removed if the second mold oxide film 45, the first mold oxide film 35, and the capping film are used by using an etch back (chemical (wet) method). The two-layer structure consisting of the primary storage node 40 and the secondary storage node 50 is used as the lower electrode of the capacitor. A dielectric film 55 such as a tantalum oxide film or an aluminum oxide film is deposited thereon, and an upper electrode 60 (doped polysilicon or the like is suitable as a conductor) is filled therein.
본 실시예에서는 스토리지 노드를 두 번에 걸쳐 이층으로 형성한다. 실린더형 스토리지 노드 밑에 형성된 스토리지 기둥 만큼에 해당하는 커패시터의 면적이 증가되게 된다. 또한, 키가 큰 스토리지 노드를 한번에 형성하는 것이 아니므로 스토리지 노드가 쓰러지는 현상을 최대한 억제할 수 있다. 뿐만 아니라, 포토마스크를 추가적으로 제작할 필요가 없고 공정 마진은 충분하다. 이러한 방법으로 스토리지 노드를 형성하면 기존 실린더형 커패시터 대비 50% 정도까지 커패시턴스를 증대시킬 수 있을 것으로 예상된다. In this embodiment, the storage node is formed into two layers twice. The area of the capacitor corresponding to the storage pillar formed under the cylindrical storage node is increased. In addition, the storage node collapses as much as possible because it does not form a large storage node at once. In addition, there is no need to manufacture additional photomasks and the process margin is sufficient. Forming a storage node in this way is expected to increase capacitance by as much as 50% over traditional cylindrical capacitors.
특히, 본 실시예에서는 1차 스토리지 노드(40)를 스택형으로 형성하는 경우를 예로 들었지만, 2차 스토리지 노드(50)와 마찬가지로 실린더형으로 만들 수도 있다. 만드는 방법은 2차 스토리지 노드(50) 형성방법과 동일하다. 그럴 경우 1차 스토리지 노드(40)의 내부 면적까지 유효 면적으로 활용할 수 있으므로 커패시턴스의 획기적인 증가가 기대된다. In particular, in the present embodiment, a case in which the primary storage node 40 is formed as a stack is taken as an example, but may be made cylindrical as in the case of the secondary storage node 50. The manufacturing method is the same as that of forming the secondary storage node 50. In this case, since the internal area of the primary storage node 40 can be utilized as an effective area, a significant increase in capacitance is expected.
또한, 동일한 공정을 단순히 반복함으로써 1차 스토리지 노드(40)를 순차적으로 적층된 2개 이상의 스택형 스토리지 노드로 형성하거나 순차적으로 적층된 2개 이상의 실린더형 스토리지 노드로 형성할 수 있다. 아니면, 순차적으로 적층된 1개 이상의 스택형 스토리지 노드와 이 스택형 스토리지 노드 위의 실린더형 스토리지 노드로 형성할 수도 있다. In addition, by simply repeating the same process, the primary storage node 40 may be formed of two or more stacked storage nodes sequentially stacked or two or more cylindrical storage nodes stacked sequentially. Alternatively, the stack may be formed of one or more stacked storage nodes sequentially stacked and a cylindrical storage node on the stacked storage nodes.
(제2 실시예)(2nd Example)
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 디램 셀 커패시터 제조 방법을 설명하기 위한 단면도들이다. 제1 실시예에 비해 보다 단순화된 공정을 소개하기로 한다. 여기에 기재되지 않은 내용은 앞의 제1 실시예에서 이미 기재한 것이거나, 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 6 to 10 are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to another exemplary embodiment of the present invention. A more simplified process will be introduced compared to the first embodiment. Details not described herein are already described in the first embodiment, or those skilled in the art may be sufficiently technically inferred, and thus descriptions thereof will be omitted.
도 6을 참조하면, 소정의 하부 구조, 예컨대 도시한 것과 같이 소자분리막(112), 게이트 전극(114) 등이 형성된 반도체 기판(100) 상에 층간절연막(120)을 형성한 다음, 층간절연막(120)을 관통하여 반도체 기판(100)의 불순물 영역(미도시)과 연결되는 콘택플러그(125)를 형성한다. 다음에, 콘택플러그(125)를 포함한 층간절연막(120) 전면에 식각정지막(130)으로 사용되는 실리콘 질화막 등을 적층한다. 그 위에 몰드 산화막(135), 예컨대 실리콘 산화막을 종래보다 두껍게 적층한다. 몰드 산화막(135)의 높이는 추후 증가되는 커패시턴스와 밀접한 관련이 있으므로 높을수록 유리하다. 종래에 비해 추가되는 높이는 1000 ~ 20000Å까지 가능하나 5000 ~ 10000Å 정도가 적당하다. Referring to FIG. 6, an interlayer insulating film 120 is formed on a semiconductor substrate 100 on which a predetermined substructure, for example, an isolation layer 112, a gate electrode 114, and the like are formed, and then an interlayer insulating film ( A contact plug 125 is formed to penetrate through the 120 and be connected to an impurity region (not shown) of the semiconductor substrate 100. Next, a silicon nitride film or the like used as the etch stop film 130 is laminated on the entire interlayer insulating film 120 including the contact plug 125. On top of that, a mold oxide film 135, for example, a silicon oxide film, is stacked thicker than before. Since the height of the mold oxide film 135 is closely related to the capacitance that is increased later, the higher it is, the more advantageous. Compared with the prior art, the added height is possible up to 1000 ~ 20000Å, but about 5000 ~ 10000Å is appropriate.
다음으로 도 7에서와 같이, 커패시터의 스토리지 노드가 형성될 영역, 즉 콘택플러그(125)의 상면이 노출되도록 만든 포토마스크를 이용한 노광, 건식 식각 과정을 통해, 노출 부위의 몰드 산화막(135)과 그 아래의 식각정지막(130)을 식각함으로써 홀(H)을 형성한다. 이어서, 홀(H) 내부를 완전히 매립하는 도프트 폴리실리콘(140)을 증착한다. Next, as shown in FIG. 7, through the exposure and dry etching process using a photomask in which the area where the storage node of the capacitor is to be formed, that is, the top surface of the contact plug 125 is exposed, the mold oxide layer 135 of the exposed portion and A hole H is formed by etching the etch stop layer 130 below. Next, the doped polysilicon 140 is deposited to completely fill the inside of the hole H.
도 8을 참조하여, 도프트 폴리실리콘을 제거하기 위한 에치백을 이용하여 홀(H) 위 부분의 도프트 폴리실리콘은 제거하고 일부는 몰드 산화막(135)의 상면으로부터 리세스시켜 홀(H) 아랫부분에 어느 정도 이상 남겨둔다. 이로써, 스택형 1차 스토리지 노드(140a)가 형성된다. 에치백을 균일하게 실시하기 위해, 도프트 폴리실리콘 에치백을 실시하기 전에 CMP를 이용하여 도프트 폴리실리콘의 표면 평탄화를 진행할 수도 있다. 이 단계에서 형성하는 1차 스토리지 노드(140a)의 높이는 통상적으로 5000 ~ 10000Å가 적당하다. Referring to FIG. 8, the doped polysilicon above the hole H is removed using an etch back for removing the doped polysilicon, and a part of the doped polysilicon is recessed from the upper surface of the mold oxide layer 135 to allow holes H Leave a little more at the bottom. As a result, the stacked primary storage node 140a is formed. In order to uniformly perform the etch back, the surface planarization of the doped polysilicon may be carried out using CMP before the doped polysilicon etchback is performed. The height of the primary storage node 140a formed in this step is generally suitable for 5000 ~ 10000Å.
다음으로 도 9를 참조하여, 2차 스토리지 노드로 사용될 도전층으로서 도프트 폴리실리콘을 얇게 증착한다(통상적으로 100~1000Å). CMP에 의하여 몰드 산화막(135)의 상면이 드러날 때까지 평탄화시켜 실린더형 2차 스토리지 노드(150)를 형성한다. 이와 같은 방법을 사용하면 실린더형의 커패시터를 사용하더라도, 한번에 형성하는 실린더의 높이가 아주 높지 않게 되기 때문에 스토리지 노드의 쓰러짐 현상을 방지할 수 있다. Next, referring to FIG. 9, a thin layer of dope polysilicon is deposited as a conductive layer to be used as a secondary storage node (typically 100 to 1000 mW). The CMP is planarized until the top surface of the mold oxide film 135 is exposed to form the cylindrical secondary storage node 150. By using this method, even if a cylindrical capacitor is used, the height of the cylinders formed at one time is not very high, thereby preventing the storage node from falling down.
이후 몰드 산화막(135) 제거를 위한 에치백과 같은 공정을 진행한 후 유전막(155)을 증착한다. 그 위에 상부전극(160)을 적층시키면 도 10에서처럼 1차 스토리지 노드(140a)와 2차 스토리지 노드(150)의 이층으로 된 하부전극을 가지는 커패시터가 형성된다. Thereafter, a process such as an etch back for removing the mold oxide layer 135 is performed, and the dielectric layer 155 is deposited. When the upper electrode 160 is stacked thereon, as shown in FIG. 10, a capacitor having a lower electrode formed of two layers of the primary storage node 140a and the secondary storage node 150 is formed.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.As mentioned above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical idea of the present invention. It is obvious.
상술한 본 발명에 의하면, 스토리지 노드의 쓰러짐없이 그 높이를 안정적으로 높이고, 유효 면적을 충분히 확보한다. 실린더형 스토리지 노드 밑에 형성된 스토리지 기둥 만큼에 해당하는 커패시터의 면적이 증가하게 된다. According to the present invention described above, the height of the storage node is stably increased without falling down, and the effective area is sufficiently secured. The area of the capacitor corresponding to the storage pillar formed under the cylindrical storage node increases.
본 발명에서 제안된 방법으로 셀 커패시터를 형성할 경우, 도프트 폴리실리콘의 증착과 에치백이라는 두 공정의 추가만으로 유전막의 면적을 매우 크게 늘릴 수 있다. 추가되는 공정이 비교적 단순하며, 실제 증가 효과도 다른 방법에 비해 매우 크다. When the cell capacitor is formed by the method proposed in the present invention, the area of the dielectric film can be greatly increased only by the addition of two processes of deposition and etch back of doped polysilicon. The added process is relatively simple and the actual increase effect is very large compared to other methods.
통상적으로 현재 스토리지 노드로 사용되고 있는 실린더형 커패시터 구조에서 노드 높이가 1000Å 증가할 때 커패시턴스는 대략 2fF 정도 증가한다고 알려져 있다. 따라서 위와 같은 방법을 적용하면 2~10fF까지는 무리없이 증가시킬 수 있을 것으로 예상된다. 현재 실린더형 커패시터의 커패시턴스가 25fF라고 할 때 10fF 이상 증가 효과가 있을 것으로 예상된다. It is known that the capacitance increases approximately 2fF when the node height increases by 1000 m in the cylindrical capacitor structure which is currently used as a storage node. Therefore, the above method is expected to increase to 2 ~ 10fF without difficulty. Given that the capacitance of the current cylindrical capacitor is 25fF, it is expected to increase by more than 10fF.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 디램 셀 커패시터 제조 방법을 설명하기 위한 공정 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to an embodiment of the present invention.
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 디램 셀 커패시터 제조 방법을 설명하기 위한 공정 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to another exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 100...반도체 기판 20, 120...층간절연막10, 100 ... semiconductor substrate 20, 120 ... interlayer insulating film
25, 125...콘택플러그 30, 130...식각정지막25, 125 ... Contact plug 30, 130 ... Etch stop
35, 45, 135...몰드 산화막 H1, H2, H...홀35, 45, 135 ... molded oxide H 1 , H 2 , H ... hole
40, 140a...1차 스토리지 노드 50, 150...2차 스토리지 노드40, 140a ... primary storage nodes 50, 150 ... secondary storage nodes
55, 155...유전막 60, 160...상부전극55, 155 Dielectric film 60, 160 Upper electrode
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