KR100536625B1 - Method for fabricating capacitor of semiconductor device - Google Patents
Method for fabricating capacitor of semiconductor device Download PDFInfo
- Publication number
- KR100536625B1 KR100536625B1 KR10-2003-0095604A KR20030095604A KR100536625B1 KR 100536625 B1 KR100536625 B1 KR 100536625B1 KR 20030095604 A KR20030095604 A KR 20030095604A KR 100536625 B1 KR100536625 B1 KR 100536625B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- capacitor
- pattern
- capping layer
- plug
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 238000004886 process control Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 하부 금속 배선과 상부 금속 배선을 연결하는 플러그를 캐패시터의 상부전극과 동시에 형성하고, 캡핑층을 캐패시터의 유전체막으로 사용할 수 있는 제조 방법을 제공하여 공정을 단순화하고 공정 제어가 용이한 캐패시터의 제조 방법에 관한 것이다.The present invention provides a manufacturing method which simultaneously forms a plug connecting the lower metal wiring and the upper metal wiring with the upper electrode of the capacitor, and can use the capping layer as the dielectric film of the capacitor to simplify the process and facilitate the process control of the capacitor. It relates to a method for producing.
본 발명의 반도체 소자의 캐패시터 제조 방법은 소정의 소자가 형성된 기판상에 다마신 공정으로 하부 전극과 금속 배선을 형성하는 단계; 상기 기판상에 캡핑층 및 절연막을 증착하고 포토레지스트를 이용하여 제1패턴을 형성하는 단계; 상기 패턴을 이용하여 캡핑층이 노출될 때까지 절연막을 식각하여 상부 전극 영역 및 플러그 영역을 형성하는 단계; 포토레지스트를 이용하여 플러그 영역을 오픈한 제2패턴을 형성하는 단계; 상기 제2패턴에 의해 오픈된 캡핑층을 식각하는 단계; 및 상기 기판상에 도전체를 증착하고 평탄화하여 상부 전극 및 플러그를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.A method of manufacturing a capacitor of a semiconductor device of the present invention comprises the steps of: forming a lower electrode and a metal wiring by a damascene process on a substrate on which a predetermined device is formed; Depositing a capping layer and an insulating layer on the substrate and forming a first pattern using a photoresist; Etching the insulating layer until the capping layer is exposed using the pattern to form an upper electrode region and a plug region; Forming a second pattern in which the plug region is opened using a photoresist; Etching the capping layer opened by the second pattern; And forming a top electrode and a plug by depositing and planarizing a conductor on the substrate.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 다마신 공정으로 상부 전극 및 하부 전극을 형성하고, 캡핑층을 캐패시터의 유전체로 사용하고, 상부 전극을 형성할 때 금속 배선간을 연결하는 플러그 형성 공정을 동시에 진행함으로써 공정이 단순해질 뿐만 아니라 소자가 단순하다는 장점이 있다.Therefore, in the method of manufacturing a capacitor of a semiconductor device of the present invention, a plug forming process of forming a top electrode and a bottom electrode by a damascene process, using a capping layer as a dielectric of a capacitor, and connecting metal wires when forming the top electrode Simultaneously proceeding not only simplifies the process but also has the advantage of simplicity.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 보다 자세하게는 다마신 공정으로 상부 전극 및 하부 전극을 형성하고, 캡핑층을 캐패시터의 유전체로 사용하고, 상부 전극을 형성할 때 금속 배선간을 연결하는 플러그 형성 공정을 동시에 진행하는 캐패시터에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to form an upper electrode and a lower electrode by a damascene process, to use a capping layer as a dielectric of a capacitor, and to connect metal wires when forming an upper electrode. The present invention relates to a capacitor that simultaneously performs a plug forming step.
최근에 반도체 소자의 고집적화가 급진전됨에 따라 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 DRAM의 경우 셀 면적은 0.5㎛2이며, 이 경우 셀의 기본 구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2 이하로 작아져야 한다.Recently, as the integration of semiconductor devices is rapidly advanced, as the degree of integration increases, the area of a cell that reads and writes an electrical signal decreases. For example, in the case of 256 Mb DRAM, the cell area is 0.5 μm 2 , and in this case, the area of the capacitor, which is one of the basic components of the cell, should be reduced to 0.3 μm 2 or less.
이와 같은 반도체 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다. In order to secure high capacitance in a small area according to the improvement of the integration degree of the semiconductor device, a method of forming a capacitor with a dielectric film having a high dielectric constant, forming a thin dielectric film, or increasing the cross-sectional area of the capacitor has been proposed.
캐패시터의 단면적을 증가시키기 위해서 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리 실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.In order to increase the cross-sectional area of the capacitor, various techniques have been proposed, such as a technique for forming a stacked capacitor or a trench capacitor, or a technique using a hemispherical polysilicon film, but these techniques make the structure of the capacitor complicated and the process is too complicated. There are problems such as an increase in manufacturing cost and a decrease in yield.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.Usually, SiO 2 / Si 3 N 4 -based dielectric material is used as the dielectric film of the capacitor. Depending on the electrode material of the capacitor, a PIP (Poly Insulator Poly) capacitor or a MIM capacitor is used. Thin-film capacitors such as PIP capacitors or MIM capacitors are used in analog products that require the precision of capacitors, unlike MOS capacitors and junction capacitors, because they are bias-independent.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)과 TCC(Temperature Coefficient for Capacitor)이 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는 데 매우 유리하다.In addition, in the case of MIM capacitors, the capacitance per unit area is more difficult to manufacture than PIP capacitors, whereas the VCC (Voltage Coefficient for Capacitor) and TCC (Temperature Coefficient for Capacitor) of the capacitance according to voltage or temperature are applied to the PIP capacitor. It is very advantageous for producing precise analog products because it shows very good characteristics.
도 1a 내지 도 1d는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.1A to 1D are cross-sectional views of a capacitor manufacturing process according to the prior art.
먼저, 도 1a는 소정의 소자가 형성된 기판(1)상에 하부 금속층용 금속층(2), 절연막(3) 및 상부 금속층용 금속층(4)을 증착하고 포토레지스트(Photoresist)를 패턴(5)하는 단계이다. 이 때 상기 절연막은 PECVD(Plasma Enhanced Chemical Vapor Deposition, 이하 PECVD)로 증착된 질화막이다.First, FIG. 1A illustrates a process of depositing a lower metal layer metal layer 2, an insulating layer 3, and an upper metal layer metal layer 4 on a substrate 1 on which a predetermined element is formed, and then patterning a photoresist 5. Step. At this time, the insulating film is a nitride film deposited by PECVD (Plasma Enhanced Chemical Vapor Deposition, PECVD).
다음, 도 1b는 상기에서 형성된 패턴을 이용하여 상부 금속층용 금속층을 건식 식각으로 식각하여 상부 금속층(6)을 형성하는 단계이다. 이 때 상기 형성된 절연막이 식각 정지층(Etch stop layer)으로 이용된다.Next, FIG. 1B is a step of forming the upper metal layer 6 by etching the upper metal layer metal layer by dry etching using the pattern formed above. In this case, the formed insulating layer is used as an etch stop layer.
다음, 도 1c는 포토레지스트로 하부 금속층 패턴(7) 및 금속 배선 패턴(8)을 형성하는 단계이다. 이 때 하부 금속층 패턴을 상부 금속층보다 넓게 형성하는 이유는 하부 금속층 및 금속 배선을 형성할 때 발생할 수 있는 재증착을 블로킹하기 위해서 이다. Next, FIG. 1C is a step of forming the lower metal layer pattern 7 and the metal wiring pattern 8 with photoresist. The reason for forming the lower metal layer pattern wider than the upper metal layer is to block redeposition that may occur when forming the lower metal layer and the metal wiring.
다음, 도 1d는 하부 금속층 패턴 및 금속 배선 패턴을 이용하여 절연막 및 하부 금속층용 금속층을 식각하여 하부 금속층(9) 및 금속 배선(10)을 형성하여 MIM 캐패시터 및 금속 배선을 형성하는 단계이다.Next, FIG. 1D is a step of forming an MIM capacitor and a metal wire by etching the insulating layer and the lower metal layer metal layer using the lower metal layer pattern and the metal wiring pattern to form the lower metal layer 9 and the metal wire 10.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 다마신 공정으로 상부 전극 및 하부 전극을 형성하고, 캡핑층을 캐패시터의 유전체로 사용하고, 상부 전극을 형성할 때 금속 배선간을 연결하는 플러그 형성 공정을 동시에 진행함으로써 공정이 단순해질 뿐만 아니라 소자가 단순해 지도록하는 캐패시터 제조 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, forming the upper electrode and the lower electrode in the damascene process, using the capping layer as the dielectric of the capacitor, when forming the upper electrode between the metal wiring It is an object of the present invention to provide a method for manufacturing a capacitor which not only simplifies the process but also simplifies the process by simultaneously performing a plug forming process for connecting the plugs.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 다마신 공정으로 하부 전극과 금속 배선을 형성하는 단계; 상기 기판상에 캡핑층 및 절연막을 증착하고 포토레지스트를 이용하여 제1패턴을 형성하는 단계; 상기 패턴을 이용하여 캡핑층이 노출될 때까지 절연막을 식각하여 상부 전극 영역 및 플러그 영역을 형성하는 단계; 포토레지스트를 이용하여 플러그 영역을 오픈한 제2패턴을 형성하는 단계; 상기 제2패턴에 의해 오픈된 캡핑층을 식각하는 단계; 및 상기 기판상에 도전체를 증착하고 평탄화하여 상부 전극 및 플러그를 형성하는 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조 방법에 의해 달성된다.The object of the present invention is to form a lower electrode and a metal wiring by a damascene process on a substrate on which a predetermined element is formed; Depositing a capping layer and an insulating layer on the substrate and forming a first pattern using a photoresist; Etching the insulating layer until the capping layer is exposed using the pattern to form an upper electrode region and a plug region; Forming a second pattern in which the plug region is opened using a photoresist; Etching the capping layer opened by the second pattern; And depositing and planarizing a conductor on the substrate to form an upper electrode and a plug.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2e는 본 발명에 의한 캐패시터 제조 방법의 공정도의 단면도이다.2A to 2E are cross-sectional views of process diagrams of a capacitor manufacturing method according to the present invention.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 다마신 공정으로 하부 전극과 금속 배선을 형성하는 단계에 관한 것이다. 도에서 보는 바와 같이 소정의 소자가 형성되어 있는 기판(21)상에 패턴을 형성하여 하부 전극과 금속 배선을 형성하기 위한 트렌치를 형성하고, 도전체를 증착한 후, 평탄화하여 캐패시터의 하부 전극(22)과 금속 배선(23)을 형성한다. 즉, 다마신 공정으로 하부 전극과 금속 배선을 형성하여 공정을 단순화한다.First, FIG. 2A relates to forming a lower electrode and a metal wiring by a damascene process on a substrate on which a predetermined element is formed. As shown in the figure, a pattern is formed on a substrate 21 on which a predetermined element is formed to form a trench for forming a lower electrode and a metal wiring, and after depositing a conductor, the planarized lower electrode ( 22 and metal wiring 23 are formed. That is, the process is simplified by forming the lower electrode and the metal wiring by the damascene process.
다음, 도 2b는 상기 기판상에 캡핑층 및 절연막을 증착하고 포토레지스트를 이용하여 제1패턴을 형성하는 단계에 관한 것이다. 도에서 보는 바와 같이 하부 전극 및 금속 배선이 형성된 기판상에 캡핑층(24) 및 절연막(25)을 증착한다. 상기 절연막을 식각하여 상부 전극 영역 및 플러그 영역을 형성하기 위한 패턴을 형성하기 위해 포토레지스트를 도포하고 노광 및 현상공정으로 제1패턴(26)을 형성한다.Next, FIG. 2B relates to depositing a capping layer and an insulating film on the substrate and forming a first pattern using a photoresist. As shown in the figure, the capping layer 24 and the insulating film 25 are deposited on the substrate on which the lower electrode and the metal wiring are formed. A photoresist is coated to form a pattern for forming the upper electrode region and the plug region by etching the insulating layer, and the first pattern 26 is formed by an exposure and development process.
다음, 도 2c는 상기 패턴을 이용하여 캡핑층이 노출될 때까지 식각하여 상부 전극 영역 및 플러그 영역을 형성하는 단계에 관한 것이다. 도에서 보는 바와 같이 제1패턴을 이용하여 상기 절연막을 식각하여 상부 전극 영역(27) 및 플러그 영역(28)을 형성한다. 그리고 상기 제1패턴을 스트립 공정 및 에슁 공정으로 제거한다.Next, FIG. 2C relates to forming the upper electrode region and the plug region by etching until the capping layer is exposed using the pattern. As shown in the figure, the insulating layer is etched using the first pattern to form the upper electrode region 27 and the plug region 28. The first pattern is removed by a strip process and an etching process.
다음, 도 2d는 포토레지스트를 이용하여 플러그 영역을 오픈한 제2패턴을 형성하고 상기 제2패턴에 의해 오픈된 캡핑층을 식각하는 단계에 관한 것이다. 도에서 보는 바와 같이 포토레지스트를 도포하고 현상 및 노광 공정을 통해 플러그 영역만을 오픈시킨 제2패턴(29)을 형성한다. 이어서, 상기 제2패턴에 의해 오픈된 캡핑층을 식각하여 하부의 금속 배선의 표면을 노출(30)시킨다. 그리고, 상기 제2패턴을 스트립 공정 및 에슁 공정으로 제거한다. 따라서 식각되지 않고 남는 캡핑층은 캐패시터의 유전체(31)를 형성하게 된다.Next, FIG. 2D relates to forming a second pattern in which the plug region is opened using a photoresist, and etching the capping layer opened by the second pattern. As shown in the figure, a photoresist is applied to form a second pattern 29 in which only the plug region is opened through a development and exposure process. Subsequently, the capping layer opened by the second pattern is etched to expose the surface of the lower metal wiring 30. The second pattern is removed by a strip process and an etching process. Accordingly, the remaining capping layer, which is not etched, forms the dielectric 31 of the capacitor.
다음, 도 2e는 기판상에 도전체를 증착하고 평탄화하여 상부 전극 및 플러그를 형성하는 단계에 관한 것이다. 도에서 보는 바와 같이, 기판상에 형성된 상부 전극 영역 및 플러그 영역에 도전체를 증착하고, 평탄화하여 상부 전극(32) 및 플러그(33)를 형성함으로써 캐패시터 및 플러그를 완성하게 된다.Next, FIG. 2E is directed to depositing and planarizing the conductors on the substrate to form the top electrode and plug. As shown in the figure, a conductor is deposited on the upper electrode region and the plug region formed on the substrate, and planarized to form the upper electrode 32 and the plug 33 to complete the capacitor and the plug.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 다마신 공정으로 상부 전극 및 하부 전극을 형성하고, 캡핑층을 캐패시터의 유전체로 사용하고, 상부 전극을 형성할 때 금속 배선간을 연결하는 플러그 형성 공정을 동시에 진행함으로써 공정이 단순해질 뿐만 아니라 소자가 단순하다는 장점이 있다.Therefore, in the method of manufacturing a capacitor of a semiconductor device of the present invention, a plug forming process of forming a top electrode and a bottom electrode by a damascene process, using a capping layer as a dielectric of a capacitor, and connecting metal wires when forming the top electrode is performed. Simultaneously proceeding not only simplifies the process but also has the advantage of simplicity.
도 1a 내지 도 1d는 종래기술에 의한 캐패시터 제조 방법의 공정단면도.1A to 1D are process cross-sectional views of a capacitor manufacturing method according to the prior art.
도 2a 내지 도 2e는 본 발명에 의한 반도체 제조 방법의 공정단면도.2A to 2E are cross-sectional views of a process for manufacturing a semiconductor according to the present invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0095604A KR100536625B1 (en) | 2003-12-23 | 2003-12-23 | Method for fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0095604A KR100536625B1 (en) | 2003-12-23 | 2003-12-23 | Method for fabricating capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050064252A KR20050064252A (en) | 2005-06-29 |
| KR100536625B1 true KR100536625B1 (en) | 2005-12-14 |
Family
ID=37255874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0095604A KR100536625B1 (en) | 2003-12-23 | 2003-12-23 | Method for fabricating capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100536625B1 (en) |
-
2003
- 2003-12-23 KR KR10-2003-0095604A patent/KR100536625B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050064252A (en) | 2005-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541812B2 (en) | Capacitor and method for forming the same | |
| KR0155918B1 (en) | Capacitor forming method of apparatus semiconductor use of a selective tungsten nitride thin film | |
| KR100480641B1 (en) | Metal-Insulator-Metal capacitor having high capacitance, integrated circuit chip having the same and method for manufacturing the same | |
| KR20050069705A (en) | Method of fabricating semiconductor device with mim capacitor | |
| KR100207462B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR100536625B1 (en) | Method for fabricating capacitor of semiconductor device | |
| US6025248A (en) | Methods of forming capacitor electrodes including a capacitor electrode etch | |
| KR20040007155A (en) | Method for forming the capacitor of Metal-Insulator-Metal structure | |
| KR100605229B1 (en) | Method for fabricating MIM capacitor | |
| KR20040008432A (en) | Method for forming the capacitor of Metal-Insulator-Metal structure | |
| KR100319637B1 (en) | Method for fabricating capacitor of memory cell | |
| JP2773613B2 (en) | Method for manufacturing semiconductor device | |
| KR20050019200A (en) | Method for manufacturing capacitor of semiconductor device | |
| KR20010003760A (en) | Method of forming wiring for semiconductor device | |
| JP2002141472A (en) | Semiconductor device and manufacturing method therefor | |
| US6297121B1 (en) | Fabrication method for capacitors in integrated circuits with a self-aligned contact structure | |
| KR100576513B1 (en) | Method for fabricating MIM capacitor of semiconductor device | |
| KR100532851B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100476392B1 (en) | Ferroelectrics capacitor structure and method for fabricating the same | |
| KR20040087045A (en) | Method for fabricating of semiconductor device | |
| KR100713321B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR19990061344A (en) | Method of manufacturing metal-insulating film-metal capacitor | |
| KR100699812B1 (en) | Method for manufacturing capacitor of semiconductor memory device | |
| KR100418856B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| KR20050011095A (en) | Method for forming metal insulator metal capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |