KR100523918B1 - Method of manufacturing a flash device - Google Patents
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Abstract
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 특히, 자기정렬 셀로우 트렌치 아이솔레이션 공정을 통해 형성되는 제 1 폴리 실리콘의 두께는 증가시키고, 제 2 폴리 실리콘의 두께는 낮춤으로써, 플로팅 게이트 전극의 패터닝을 용이하게 할 수 있고, 후속 게이트 식각공정의 식각 마진을 확보할 수 있으며, 별도의 식각 또는 세정공정을 통해 소자 분리막의 돌출부의 높이를 낮추어 식각공정의 부담을 줄일 수 있고, 충분한 셀의 커플링 비를 확보할 수 있는 플래시 소자의 제조 방법을 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a flash device, and more particularly, to patterning a floating gate electrode by increasing the thickness of the first polysilicon formed through the self-aligned cell trench isolation process and decreasing the thickness of the second polysilicon. It is possible to facilitate the etching, secure the etching margin of the subsequent gate etching process, reduce the burden of the etching process by lowering the height of the protrusion of the device isolation layer through a separate etching or cleaning process, sufficient cell coupling Provided is a method of manufacturing a flash device that can secure a ratio.
Description
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트 전극의 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a flash device, and more particularly, to a method of forming a floating gate electrode.
낸드 타입의 플래시 EEPROM 셀의 동작은 플로팅 게이트 전극의 전자(Electron)를 F-N 터널링(Tunneling)을 통하여 데이터를 프로그램(Program) 또는 소거(Erase)하여 정보를 기록한다. 이와같이 플래시 소자는 정보를 저장하기 위해 소자별로 각기 고립된 플로팅 게이트 전극은 필수적이다. 종래의 고립된 플로팅 게이트 전극을 형성하기 위해서는 소자 분리 공정을 통해 제 1 폴리 실리콘막을 형성하고, 그 상부에 제 2 폴리 실리콘막을 형성한 다음 제 2 폴리 실리콘막을 패터닝하여 플로팅 게이트 전극 패턴을 형성하였다. 이때 제 2 폴리 실리콘막은 셀의 커플링 비의 문제로 인해 두껍게 형성하여야 하고, 제 1 폴리 실리콘막은 소자분리공정의 문제로 인해 얇게 형성하여야 한다. 점차적으로 셀의 사이즈가 작아짐에 따라 플로팅 게이트 전극 패턴을 고립하기 위해 식각하여야 하는 영역은 줄어들고 식각하여야 할 단차는 증가하는 문제가 발생한다. 이로인해 플로팅 게이트 전극을 고립하기 위한 식각공정시 폴리 실리콘이 잔류하게 되어 소자의 동작에 악영향을 미치게 되는 문제가 발생한다. 이를 해결하기 위핸 제 2 폴리 실리콘막의 두께를 줄이는 것이 유리 하지만, 앞서 설명한 셀의 커플링 비의 문제로 인해 그 또한 어려운 문제점이 발생한다. In the operation of a NAND flash EEPROM cell, data is programmed or erased through an F-N tunneling of an electron of a floating gate electrode to record information. As such, a flash device requires a floating gate electrode isolated from each device to store information. In order to form a conventional isolated floating gate electrode, a first polysilicon film is formed through a device isolation process, a second polysilicon film is formed on the upper portion thereof, and a second polysilicon film is patterned to form a floating gate electrode pattern. At this time, the second polysilicon film should be formed thick due to the problem of coupling ratio of the cell, and the first polysilicon film should be formed thin due to the problem of device isolation process. As the size of the cell gradually decreases, the area to be etched to isolate the floating gate electrode pattern is reduced, and the step to be etched increases. This causes a problem that polysilicon remains during the etching process to isolate the floating gate electrode, which adversely affects the operation of the device. In order to solve this problem, it is advantageous to reduce the thickness of the second polysilicon film, but it is also difficult due to the problem of the coupling ratio of the cell described above.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 자기정렬 셀로우 트렌치 아이솔레이션 공정을 통해 형성되는 제 1 폴리 실리콘의 두께는 증가시키고, 제 2 폴리 실리콘의 두께는 낮춤으로써, 후속 게이트 식각공정의 식각 마진을 확보할 수 있으며, 충분한 셀의 커플링 비를 확보할 수 있는 플래시 소자의 제조 방법을 제공한다. Accordingly, the present invention increases the thickness of the first polysilicon formed through the self-aligned narrow trench isolation process and reduces the thickness of the second polysilicon to solve the above problem, thereby reducing the etching margin of the subsequent gate etching process. The present invention provides a method for manufacturing a flash device, which can ensure a and can secure a sufficient coupling ratio of a cell.
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판을 패터닝 하여 트렌치를 형성한 다음 하는 단계와, 상기 트렌치를 HDP 산화막으로 매립한 후, 상기 패드 질화막을 정지층으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계와, 질화막 스트립 공정을 실시하여 잔류하는 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계와, 상기 돌출된 소자분리막의 일부를 제거하는 단계와, 전체 구조상에 제 2 폴리 실리콘막을 형성하는 단계와, 상기 제 2 폴리 실리콘막을 패터닝 하여 플로팅 게이트 전극을 형성하는 단계 및 전체 구조상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 소자의 제조 방법을 제공한다. Forming a tunnel oxide film, a first polysilicon film, and a pad nitride film on the semiconductor substrate according to the present invention; and forming a trench by patterning the pad nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate. A step of forming a device isolation film by performing a first planarization process using the pad nitride film as a stop layer after filling the trench with an HDP oxide film and forming a device isolation film; and removing the remaining pad nitride film by performing a nitride film strip process. Forming a second polysilicon layer on the entire structure, patterning the second polysilicon layer, and patterning the floating gate electrode. Forming a dielectric film and a control gate over the entire structure; It provides a method for manufacturing a flash device characterized in that.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1f는 본 발명에 따른 플래시 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a flash device according to the present invention.
도 1a를 참조하면, 반도체 기판(110) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역할을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰(미도시)과 문턱전압 조절을 위한 이온층(미도시)을 형성한다. 반도체 기판으로는 P타입의 기판을 사용하는 것이 바람직하다. 웰은 N타입 웰 내에 P타입 웰이 형성된 형성인 것이 바람직하다. 상기 스크린 산화막을 제거한 다음 터널 산화막(112), 제 1 폴리 실리콘막(114) 및 패드 질화막(116)을 증착한다. Referring to FIG. 1A, a screen oxide film (not shown) is formed on the semiconductor substrate 110 to suppress crystal defects on the surface of the substrate or to perform surface treatment and ion implantation, followed by ion implantation to perform well implantation. And an ion layer (not shown) for controlling the threshold voltage. It is preferable to use a P type substrate as a semiconductor substrate. The well is preferably a formation in which a P type well is formed in an N type well. After removing the screen oxide layer, the tunnel oxide layer 112, the first polysilicon layer 114, and the pad nitride layer 116 are deposited.
상기 스크린 산화막 형성전 반도체 기판(110)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시하는 것이 효과적이다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성하는 것이 바람직하다.SC-1 consisting of DHF (Dilute HF) and NH 4 OH, H 2 O 2 and H 2 O where the mixing ratio of H 2 O and HF is 50: 1 for cleaning the semiconductor substrate 110 before forming the screen oxide layer SC- consisting of BOE (Buffered Oxide Etch) and NH 4 OH, H 2 O 2 and H 2 O with (Standard Cleaning-1) or a mixing ratio of NH 4 F and HF of 100: 1 to 300: 1 It is effective to carry out the pretreatment washing step using 1. It is preferable to form the screen oxide film having a thickness of 30 to 120 Pa by performing dry or wet oxidation within a temperature range of 750 to 800 ° C.
상기 스크린 산화막은 터널 산화막(112) 증착전의 세정공정을 통해 제거하는 것이 바람직하다. 이온 주입 후, H2O 와 HF의 혼합비율이 50:1인 DHF와, NH4OH, H2 O2 및 H2O로 구성된 SC-1을 이용하여 상기 스크린 산화막을 식각하는 것이 바람직하다.The screen oxide film may be removed through a cleaning process before depositing the tunnel oxide film 112. After ion implantation, it is preferable to etch the screen oxide film using SC-1 composed of DHF having a mixing ratio of H 2 O and HF of 50: 1, and NH 4 OH, H 2 O 2, and H 2 O.
터널 산화막(112)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(112) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(112)과 반도체 기판(110)간의 계면의 결함 밀도를 최소화한다.The tunnel oxide film 112 was formed to a thickness of 85 to 110 kPa by a wet oxidation method at a temperature of 750 to 800 ° C., and after the tunnel oxide film 112 was deposited, heat-treated for 20 to 30 minutes using N 2 at a temperature of 900 to 910 ° C. By performing the process, the defect density at the interface between the tunnel oxide film 112 and the semiconductor substrate 110 is minimized.
제 1 폴리 실리콘막(114)은 CVD 계열의 증착방법을 통해 150 내지 1500Å의 두께의 도핑되지 않은 비정질 실리콘막을 이용하여 형성한다. 후속 공정의 마진확보와 플로팅 게이트의 고립 및 게이트 식각시의 마진확보를 위해 제 1 폴리 실리콘막(114)을 600 내지 1500Å 두께로 형성하는 것이 바람직하다. 더욱이, 제 1 폴리 실리콘막으로 1000Å 두께로 형성하는 것이 가장 바람직하다. 한편, 제 1 폴리 실리콘막(114)은 550 내지 670℃의 온도범위 내에서 형성하는 것이 바람직하다. 이로써 제 1 폴리 실리콘막(114)은 입도가 최소화되어 전계 집중을 방지할 수 있도록 하는 것이 효과적이다. 제 1 폴리 실리콘막(114)의 두께를 두껍게 하게 되면 후속 공정에 의해 형성되는 소자분리막의 돌출부의 유효 필드 높이가 높아지게 된다. 하지만 이를 극복하기 위해 소정의 식각공정을 실시함에 관해서는 후술하도록 한다. The first polysilicon film 114 is formed using an undoped amorphous silicon film having a thickness of 150 to 1500 Å through a CVD-based deposition method. It is preferable to form the first polysilicon film 114 to a thickness of 600 to 1500 mW to secure the margin of the subsequent process, the isolation of the floating gate, and the margin during gate etching. Moreover, it is most preferable to form 1000 micrometers thick with a 1st polysilicon film. Meanwhile, the first polysilicon film 114 is preferably formed within a temperature range of 550 to 670 ° C. As a result, it is effective that the first polysilicon film 114 is minimized in size to prevent electric field concentration. When the thickness of the first polysilicon film 114 is increased, the effective field height of the protrusion of the device isolation film formed by the subsequent process is increased. However, to overcome this problem, a predetermined etching process will be described later.
제 1 폴리 실리콘막(114) 상에 CVD계열의 증착방법으로 약 1500 내지 20000Å정도의 높은 두께로 패드 질화막(116)을 형성한다. 제 1 폴리 실리콘막(114)은 플로팅 게이트의 오버랩을 결정할 수 있다. 패드 질화막(116)은 후속 식각 또는 화학 기계적 연마 공정에 의해 축소되는 두께 및 커플링을 감안하여 형성하는 것이 바람직하다. The pad nitride film 116 is formed on the first polysilicon film 114 with a high thickness of about 1500 to 20,000 kPa by the CVD deposition method. The first polysilicon layer 114 may determine the overlap of the floating gate. The pad nitride film 116 is preferably formed in consideration of the thickness and the coupling reduced by a subsequent etching or chemical mechanical polishing process.
도 1b를 참조하면, 패드 질화막(116), 제 1 폴리 실리콘막(114), 터널 산화막(112) 및 반도체 기판(110)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 118)를 형성하여 활성 영역과 필드 영역을 정의한다. Referring to FIG. 1B, the pad nitride layer 116, the first polysilicon layer 114, the tunnel oxide layer 112, and the semiconductor substrate 110 may be sequentially etched through ISO (Isolation) mask patterning. A trench 118 having a shallow trench isolation (STI) structure is formed to define an active region and a field region.
ISO 마스크의 임계치수는 ISO BV를 만족할 수 있도록 제어하는 것이 바람직하다. 트렌치(118) 형성을 위해 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 사진식각 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(116), 제 1 폴리 실리콘막(114), 터널 산화막(112) 및 반도체 기판(110)을 식각하여 STI 구조의 트렌치(118)를 형성한다. 트렌치(118)를 형성함에 있어서 반도체 기판(110)은 75 내지 85° 기울기를 갖도록 식각을 수행한다. 패드 질화막(116)은 수직한 형상을 갖도록 하여 후속 플로팅 게이트용 폴리막의 슬루프(Sloop)에 유리하도록 하며 식각마진을 확보하도록 하는 것이 바람직하다.The threshold of the ISO mask is preferably controlled to satisfy the ISO BV. In order to form the trench 118, a photoresist film is coated on the entire structure, and then a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). An etching process using the photoresist pattern as an etching mask is performed to etch the pad nitride layer 116, the first polysilicon layer 114, the tunnel oxide layer 112, and the semiconductor substrate 110 to form the trench 118 having an STI structure. Form. In forming the trench 118, the semiconductor substrate 110 is etched to have a 75 to 85 ° inclination. The pad nitride layer 116 may have a vertical shape to be advantageous to a loop of a subsequent floating gate poly layer and to secure an etching margin.
도 1c를 참조하면, STI 구조의 트렌치(118) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(118)의 코너부분을 라운딩한다. 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착하여 트렌치(118) 내부를 매립한다. 패드 질화막(116)을 정지층으로 하는 제 1 평탄화 공정을 실시하여 패드 질화막(116) 상의 HDP 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막(120)을 형성한다.Referring to FIG. 1C, a corner of the trench 118 is rounded by performing a dry oxidation process to compensate for etch damage of sidewalls of the trench 118 of the STI structure. A high density plasma (HDP) oxide film is deposited on the entire structure to fill the trench 118. A first planarization process using the pad nitride film 116 as a stop layer is performed to remove the HDP oxide film on the pad nitride film 116. As a result, the device isolation layer 120 for isolation between devices is formed.
건식 산화공정은 산화공정을 실시한 다음 질소(N2) 분위기 하에서 급속 열처리(Rapid Thermal Process; RTP)를 진행하는 것이 바람직하다. 이로써, 실리콘의 자동 마이그레이션(Si Atomic Migretion) 현상을 이용하여 트렌치(118)의 상부와 하부의 각진 모스리 부위를 둥글게 라운딩 처리하여 보다 안정적인 소자 분리막(120)을 형성하도록 하는 것이 바람직하다. In the dry oxidation process, the oxidation process is preferably performed, followed by a rapid thermal process (RTP) under a nitrogen (N 2) atmosphere. Accordingly, it is preferable to round the angled moss portions of the upper and lower portions of the trench 118 by using the automatic silicon migration (Si Atomic Migretion) phenomenon to form a more stable device isolation layer 120.
HDP 산화막은 트렌치(118) 공백을 채우기 위해 4000 내지 10000Å정도의 두께로 형성하되, 트랜치 내부에 보이드가 형성되지 않도록 매립하는 것이 바람직하다. The HDP oxide layer may be formed to a thickness of about 4000 to 10000 kPa in order to fill the gaps in the trench 118, and may be buried so that voids are not formed in the trench.
제 1 평탄화 공정은 패드 질화막(116)을 정지막으로 하는 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정을 실시하는 것이 바람직하다. CMP 공정에 의해 원하는 두께의 질화막을 남기는 방법으로 진행하여 적정 두께의 HDP 산화막을 잔류시킨다. CMP 공정은 셀 영역을 타겟으로 유효 필드 두께(Effective Field Thickness; EFT)의 높이(소자분리막의 돌출 높이)를 조절하기 위해 과도 연마를 실시할 수 있다. HDP 산화막은 트렌치(118) 내부를 매립하고, 그 상부가 돌출된 형태가 되어 후속 공정에 의해 형성되는 플로팅 게이트 전극들을 서로 고립을 하는 소자 분리막(120)이 된다.The first planarization step is preferably performed by a chemical mechanical polishing (CMP) process using the pad nitride film 116 as a stop film. Proceeding by the method of leaving a nitride film of a desired thickness by the CMP process, an HDP oxide film having an appropriate thickness is left. The CMP process may be over-polishing to adjust the height of the effective field thickness (EFT) (protrusion height of the device isolation layer) targeting the cell region. The HDP oxide layer fills the inside of the trench 118, and the upper portion of the HDP oxide layer protrudes to form a device isolation layer 120 that isolates the floating gate electrodes formed by a subsequent process from each other.
도 1d를 참조하면, 인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 패드 질화막(116)을 식각한다. 패드 질화막(116) 식각으로 인해 돌출된 소자분리막(120)의 상부영역을 제거하여 소자 분리막(120)의 유효 필드 높이를 줄이는 것이 바람직하다. 소자 분리막(120)의 돌출부가 제 1 폴리 실리콘막(114)의 단차 보다 낮게 형성할 수도 있고, 높게 형성할 수도 있다.Referring to FIG. 1D, the pad nitride layer 116 is etched by performing a nitride strip process using phosphoric acid (H 3 PO 4 ). It is preferable to reduce the effective field height of the device isolation layer 120 by removing the upper region of the device isolation layer 120 protruding due to the etching of the pad nitride layer 116. The protruding portion of the device isolation layer 120 may be formed lower than the step of the first polysilicon layer 114 or may be formed higher.
소자분리막(120) 돌출부의 일부는 별도의 습식 식각공정 또는 제 2 폴리 실리콘막(122) 형성전의 세정공정을 실시하여 제거하는 것이 바람직하다. 소자 분리막(120)의 돌출부는 모우트 문제가 발생할 수 있으므로 트렌치(118)를 매립하였을 경우 허용하였던 종횡비를 감안하여 제거하는 것이 바람직하다. 본 실시예에서는 패드 질화막(116)의 제거를 통해 제 1 폴리 실리콘막(114) 상부로 돌출되었던 소자 분리막(120)의 돌출부 높이(도 1d의 H 참조)가 제 1 폴리 실리콘막(114)의 높이 보다 낮게 되도록 하는 것이 바람직하다. 이에 한정되지 않고, 소자 분리막(120) 돌출부 제거를 통해 유효 필드 두께(EFT)가 2000 내지 4000Å이 되도록 하는 것이 가장 바람직하다. 이를 위해 소자분리막(120)의 돌출부는 제 1 폴리 실리콘막(114)의 표면보다 높게 돌출될 수도 있고, 낮게 돌출될 수도 있다. A portion of the protrusion of the device isolation layer 120 may be removed by performing a separate wet etching process or a cleaning process before forming the second polysilicon layer 122. Since the protrusion of the device isolation layer 120 may cause a mote problem, the protrusion of the device isolation layer 120 may be removed in consideration of the aspect ratio allowed when the trench 118 is buried. In the present exemplary embodiment, the height of the protrusion (see H in FIG. 1D) of the device isolation layer 120, which protrudes above the first polysilicon layer 114 through the removal of the pad nitride layer 116, may be applied to the first polysilicon layer 114. It is desirable to be lower than the height. The present invention is not limited thereto, and it is most preferable that the effective field thickness (EFT) is 2000 to 4000 mV by removing the protrusion of the device isolation layer 120. To this end, the protrusion of the device isolation layer 120 may protrude higher than the surface of the first polysilicon layer 114 or may protrude low.
소자 분리막(120) 돌출부의 일부를 제거함은 낸드 플래시 소자가 직접화 되면서 셀의 커플링 비에 큰 영향을 주는 제 2 폴리 실리콘막(122)의 유효 두께를 확보하기 위해서이고, 제 1 폴리 실리콘막(114)의 두께를 두껍게 함으로 인해 소자 분리막(120)의 유효 필드 두께가 높아지는 현상을 보상하기 위해서이다. 이 뿐만 아니라, 소자 분리막(120) 돌출부의 일부를 제거함으로써, 셀 영역과 주변회로 영역 상호 접촉층 형성시 충분한 마진을 확보할 수 있게 된다. The removal of a part of the protrusion of the device isolation layer 120 is to secure an effective thickness of the second polysilicon layer 122 which directly affects the coupling ratio of the cell while the NAND flash element is directly applied. This is to compensate for a phenomenon in which the effective field thickness of the device isolation layer 120 is increased by increasing the thickness of the 114. In addition, by removing a part of the protrusion of the device isolation layer 120, a sufficient margin can be secured when forming a contact layer between the cell region and the peripheral circuit region.
도 1e를 참조하면, 전체 구조 상부에 제 2 폴리 실리콘막(122)을 형성한다. 제 2 폴리 실리콘막(122)을 패터닝 하여 플로팅 게이트 전극(130)을 형성한다. 제 2 폴리 실리콘막(122)을 형성한 다음 하부 구조에 의한 토폴로지를 제거하기 위한 평탄화 공정을 실시할 수도 있다. Referring to FIG. 1E, a second polysilicon film 122 is formed over the entire structure. The second polysilicon layer 122 is patterned to form the floating gate electrode 130. After forming the second polysilicon layer 122, a planarization process may be performed to remove the topology due to the underlying structure.
제 2 폴리 실리콘막(122)은 CVD 계열의 증착방법을 이용하여 150 내지 2000Å 두께의 도핑된 폴리 실리콘막을 형성한다. 제 2 폴리 실리콘막(122)은 후속 패터닝 공정의 식각마진 확보가 용이하게 하기 위한 두께로 형성하고, 후속 게이트 식각공정시 플로팅 게이트 전극(130)의 고립을 용이하게 하기 위한 두께로 형성하는 것이 효과적이다. 또한, 전체 플로팅 게이트 전극(130)의 높이(도 1d의 K 참조)가 1000 내지 2000Å 이 되도록 하기 위해 제 1 폴리 실리콘막(114)의 증착 두께에 비례하여 형성하는 것이 바람직하다. 따라서, 제 2 폴리 실리콘막(122)은 500 내지 1000Å 두께로 형성하는 것이 바람직하다. 한편, 제 2 폴리 실리콘막(122)은 550 내지 670℃ 온도 범위에서 형성하는 것이 바람직하다. The second polysilicon film 122 forms a doped polysilicon film having a thickness of 150 to 2000 microseconds by using a CVD-based deposition method. The second polysilicon layer 122 is formed to have a thickness for facilitating securing the etching margin of the subsequent patterning process, and to form a thickness for facilitating isolation of the floating gate electrode 130 during the subsequent gate etching process. to be. In addition, the height of the entire floating gate electrode 130 (see K in FIG. 1D) is preferably formed in proportion to the deposition thickness of the first polysilicon film 114. Therefore, it is preferable that the second polysilicon film 122 be formed to a thickness of 500 to 1000 Å. On the other hand, the second polysilicon film 122 is preferably formed in the temperature range of 550 to 670 ℃.
제 2 폴리 실리콘막(122)의 패터닝은 전체 구조상에 감광막을 도포한 다음 플로팅 게이트 전극용 마스크를 이용한 사진식각 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 상기 제 2 폴리 실리콘막(122)을 제거하여 제 1 및 제 2 폴리 실리콘막(114 및 122)으로 구성된 플로팅 게이트 전극(130)을 형성한다. In the patterning of the second polysilicon layer 122, a photosensitive layer is coated on the entire structure, and then a photolithography process is performed using a mask for a floating gate electrode to form a photosensitive layer pattern (not shown). An etching process using the photoresist pattern as an etching mask is performed to remove the second polysilicon layer 122 to form a floating gate electrode 130 formed of the first and second polysilicon layers 114 and 122.
두꺼운 제 1 폴리 실리콘막(144)에 의한 제 2 폴리 실리콘막(122)의 단차를 줄이고, 앞서 설명한 플로팅 게이트 전극(130)의 두께를 형성하기 위해 제 2 폴리 실리콘막(122)을 형성한 후, 화학 기계적 연막 공정 또는 전면식각(Etch Back)공정을 이용한 평탄화 공정을 실시한다. 이로써 후속 감광막을 이용한 패터닝 공정의 공정 마진을 용이하게 확보할 수 있다. After forming the second polysilicon film 122 to reduce the step of the second polysilicon film 122 by the thick first polysilicon film 144 and to form the thickness of the floating gate electrode 130 described above. A planarization process using a chemical mechanical smoke screen process or an etching back process is performed. Thereby, the process margin of the patterning process using a subsequent photosensitive film can be easily ensured.
도 1f를 참조하면, 플로팅 게이트 전극(130)이 형성된 반도체 기판(110)상에 그 단차를 따라 유전체막(140)을 형성하고, 유전체막(140) 상에 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막(150)과 텅스텐 실리사이드막(WSix; 152)을 순차적으로 형성한 다음, 유전체막(140), 제 3 폴리 실리콘막(150)과 텅스텐 실리사이드막(152)을 패터닝 하여 컨트롤 게이트 전극(160)을 형성한다.Referring to FIG. 1F, a dielectric film 140 is formed on a semiconductor substrate 110 on which the floating gate electrode 130 is formed along a step, and a material film for forming a control gate on the dielectric film 140. The third polysilicon film 150 and the tungsten silicide film (WSi x ; 152) are sequentially formed, and then the dielectric film 140, the third polysilicon film 150, and the tungsten silicide film 152 are patterned and controlled. The gate electrode 160 is formed.
유전체막(140)으로는 반도체 소자에서 사용하는 다양한 형태의 유전체막을 증착하되, 본 실시예에서는 ONO(산화막/질화막/산화막(SiO2-Si3N4-SiO2 ) 또는 ONON구조의 유전체막(140)을 증착한다. ONO 증착후, ONO을 구성하고 있는 산화막의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.As the dielectric film 140, various types of dielectric films used for semiconductor devices are deposited. In this embodiment, an ONO (oxide / nitride / oxide film (SiO 2 -Si 3 N 4 -SiO 2 ) or ONON structure dielectric film ( 140) After the ONO deposition, the monitoring wafer is heated at a temperature of about 750 to 800 ° C. by a wet oxidation method to improve the quality of the oxide film constituting the ONO and to enhance the interface between the layers. Steam annealing may be performed to oxidize to a thickness of about 150 to 300 kPa as a reference. Proceed to prevent contamination by natural oxide film or impurities.
제 3 폴리 실리콘막(150)은 텅스텐 실리사이드(152) 증착시 유전체막(140)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 0.1 내지 3torr의 압력 하에서 LP-CVD방식으로 비정질 실리콘 막으로 증착하는 것이 바람직하다. 이때 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 플로팅 게이트 전극(130) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1000Å두께로 상기 비정질 실리콘 막을 형성함으로써, 후속 텅스텐 실리사이드(152) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2중구조의 제 3 폴리 실리콘막(150) 층을 형성할 때 SiH4 또는 Si2H6 와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.The third polysilicon film 150 may be substituted with the dielectric film 140 during deposition of tungsten silicide 152 to prevent the diffusion of hydrofluoric acid, which may increase the thickness of the oxide film. As a double structure of doped and undoped, it is preferable to deposit an amorphous silicon film by LP-CVD at a temperature of about 510 to 550 ° C. and a pressure of 0.1 to 3 torr. At this time, the ratio of the doped film and the undoped film is 1: 2 to 6: 1 ratio, and the amorphous silicon film is formed to a thickness of about 500 to 1000Å so that the space between the floating gate electrode 130 is sufficiently filled. As a result, the gap formation may be suppressed during the subsequent deposition of the tungsten silicide 152 to reduce the word line resistance Rs. When forming the double layered third polysilicon layer 150, a doped film is formed using SiH 4 or Si 2 H 6 and PH 3 gas, and then the PH 3 gas is blocked and is not continuously doped. It is preferable to form a film.
텅스텐 실리사이드막(152)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.The tungsten silicide layer 152 may be prepared by using a reaction of MS (SiH 4 ) or DCS (SiH 2 CL 2 ) with WF 6 having low fluorine content, low post annealed stress, and good adhesive strength. It is preferable to realize proper step coverage at a temperature between 500 ° C. and grow to about 2.0 to 2.8, which is a stoichiometric ratio that can minimize the word line resistance (Rs).
텅스텐 실리사이드막(152)상에 SiOxNy 또는 Si3N4를 이용하여 도시되지 않은 하드마스크막(미도시) 및 ARC층(미도시)을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극(160)을 형성하는 것이 바람직하다.A hard mask film (not shown) and an ARC layer (not shown) are deposited on the tungsten silicide layer 152 using SiO x N y or Si 3 N 4 , and a gate mask and etching is performed. It is preferable to form the control gate electrode 160 by performing a) process and a self aligned mask and etching process.
상술한 바와 같이, 본 발명은 자기정렬 셀로우 트렌치 아이솔레이션 공정을 통해 형성되는 제 1 폴리 실리콘의 두께는 증가시키고, 제 2 폴리 실리콘의 두께는 낮춤으로써, 플로팅 게이트 전극의 패터닝을 용이하게 할 수 있고, 후속 게이트 식각공정의 식각 마진을 확보할 수 있다. As described above, the present invention can facilitate the patterning of the floating gate electrode by increasing the thickness of the first polysilicon and lowering the thickness of the second polysilicon formed through the self-aligned narrow trench isolation process. In addition, the etching margin of the subsequent gate etching process may be secured.
또한, 식각 또는 세정공정을 실시하여 소자 분리막의 돌출부의 높이를 낮추어 식각공정의 부담을 줄일 수 있고, 충분한 셀의 커플링 비를 확보할 수 있다. In addition, the etching or cleaning process may be performed to reduce the height of the protrusion of the device isolation layer, thereby reducing the burden of the etching process and ensuring a sufficient coupling ratio of the cells.
또한, 균일한 플로팅 게이트 전극으로 인해 소자간의 커플링 비의 차를 줄임으로써 프로그램과 소거 속도를 증가시킬 수 있다. In addition, the uniform floating gate electrode can increase program and erase speeds by reducing the difference in coupling ratio between devices.
도 1a 내지 도 1f는 본 발명에 따른 플래시 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a flash device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 반도체 기판 112 : 터널 산화막110 semiconductor substrate 112 tunnel oxide film
114, 122, 150 : 폴리 실리콘 116 : 패드 질화막114, 122, 150: polysilicon 116: pad nitride film
118 : 트렌치 120 : 소자 분리막118 trench 120 element isolation film
130 : 플로팅 게이트 전극 140 : 유전체막130: floating gate electrode 140: dielectric film
152 : 텅스텐 실리사이드막 160 : 컨트롤 게이트 전극152 tungsten silicide film 160 control gate electrode
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