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KR100521279B1 - 적층 칩 패키지 - Google Patents

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KR100521279B1
KR100521279B1 KR10-2003-0037531A KR20030037531A KR100521279B1 KR 100521279 B1 KR100521279 B1 KR 100521279B1 KR 20030037531 A KR20030037531 A KR 20030037531A KR 100521279 B1 KR100521279 B1 KR 100521279B1
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KR
South Korea
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pocket
semiconductor
stacked
chip package
wiring board
Prior art date
Application number
KR10-2003-0037531A
Other languages
English (en)
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KR20040106714A (ko
Inventor
이재혁
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US10/845,138 priority patent/US7285847B2/en
Priority to JP2004171100A priority patent/JP2005005709A/ja
Publication of KR20040106714A publication Critical patent/KR20040106714A/ko
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Abstract

본 발명은 적층 칩 패키지에 관한 것으로, 종래의 반도체 패키지 제조 공정 및 소재를 그대로 사용하면서 원하는 만큼의 반도체 칩을 적층할 수 있고, 적층 칩 패키지의 제조 공정에서 반복되는 공정을 최소화하여 제조 공정 불량을 줄이기 위해서, 연결기판의 소정의 영역에 반도체 칩이 삽입된 반도체 소자와; 상부면에 적어도 2개 이상의 반도체 소자가 3차원으로 적층되는 배선기판과; 상기 배선기판의 하부면에 형성된 솔더 볼;을 포함하며, 상기 반도체 소자는, 포켓벽에 의해 한정되는 포켓을 가지는 기판 몸체와, 상기 포켓의 바닥면과 상기 포켓벽의 상부면 및 상기 포켓의 바닥면에 반대되는 면을 연결하도록 다수개의 배선패턴이 상기 기판 몸체의 외측면에 형성된 연결기판과; 상기 포켓의 바닥면에 부착되며, 상기 포켓의 바닥면에 형성된 상기 배선패턴과 전기적으로 연결되는 반도체 칩;을 포함하는 것을 특징으로 하는 적층 칩 패키지를 제공한다.

Description

적층 칩 패키지{Stack Chip Package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 다수개의 반도체 칩이 각기 연결기판에 내장된 형태로 배선기판에 3차원으로 적층된 적층 칩 패키지에 관한 것이다.
일반적인 반도체 웨이퍼는 평면이기 때문에, 한 평면내에 반도체 칩의 집적도를 향상시키는 데 한계가 있고, 집적도를 향상시키는 데도 많은 설비투자가 필요한 실정이다. 따라서, 최근 반도체 패키지의 고집적화를 위하여 많은 업체들 및 학계에서 고밀도 3차원 칩, 3차원 패키지의 적층 방법을 연구하고 있다. 즉, 반도체 웨이퍼를 개별 반도체 소자로 절삭한 이후에 집적도를 높이는 방법을 연구하고 있다.
복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 고집적화를 이룰 수 있는 반면에, 두께가 두꺼워 반도체 제품의 경박단소화에 대한 대응성이 떨어지는 문제점을 안고 있다. 반면에, 복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다.
적층 칩 패키지 중에서, 패키지 내에 두 개 이상의 반도체 칩을 적층함에 있어서, 상부에 적층되는 반도체 칩이 하부의 반도체 칩보다 작은 경우에는 문제가 되지 않지만, 반대로 상부에 적층되는 반도체 칩이 하부의 반도체 칩보다 크기가 동일하거나 유사 혹은 더 클 경우에는 상부 및 하부의 반도체 칩 사이에 스페이서(spacer)가 필요하다. 스페이서는 하부 반도체 칩에서 인출된 전기적 연결 수단인 본딩 와이어가 상부 반도체 칩의 바닥면에 기계적으로 접촉하여 발생될 수 있는 전기적 간섭을 방지하는 역할을 담당한다.
도 1은 종래기술에 따른 반도체 칩 적층 구조(10)로서, 배선기판(11)에 실장된 하부의 반도체 칩(14; 이하, 제 1 칩이라 한다) 위에 절연구(18)가 함유된 액상 접착제(17)를 스페이서로 사용하여 반도체 칩(19; 이하, 제 2 칩이라 한다)이 적층된 구조를 갖는다. 이때, 배선기판(11)의 배선 패턴(13)과 제 1 칩(14)은 본딩 와이어(16)에 의해 전기적으로 연결되기 때문에, 제 1 칩(14) 위에 제 2 칩(19)이 적층될 때 제 2 칩(19)과 본딩 와이어(16) 사이의 기계적인 접촉에 의한 전기적 간섭이 발생될 수 있다. 따라서 제 2 칩(19)의 바닥면이 본딩 와이어(16)에 닿지 않도록, 제 1 칩(14)의 활성면에서 본딩 와이어(16)의 최고점의 높이보다는 긴 직경을 갖는 절연구(18)가 함유된 액상 접착제(17)를 사용해야 한다.
한편, 제 1 칩(14)과 배선기판(11) 사이의 와이어 본딩 공정은 통상적인 와이어 본딩 공정 예컨대, 제 1 칩(14)에 볼 본딩(ball bonding)을 실시하고 이어서 배선기판(11)의 배선 패턴(13) 스티치 본딩(stitch bonding)을 함으로써 와이어 본딩 공정은 완료된다.
그런데, 스페이서로서 절연구(18)를 사용할 경우, 반도체 칩 적층시 누르는 힘에 의해 절연구(18)가 본딩 와이어(16)를 손상시킬 수 있는 문제점을 안고 있다.
도 2는 종래기술의 다른 실시예에 따른 반도체 칩 적층 구조(20)로서, 제 1 칩(24)과 제 2 칩(29) 사이에 소정의 두께를 갖는 절연성 접착 테이프(27)가 스페이서로 사용된 예를 개시하고 있다. 절연성 접착 테이프(27)의 두께 또한 제 1 칩(24)의 활성면에서 본딩 와이어(26)의 최고점의 높이 보다는 두꺼워야 한다.
따라서 종래기술에 따른 반도체 칩 적층 시 반도체 칩 사이에 개재되는 스페이서의 높이 만큼 적층 높이가 높아진다.
그리고 적층 칩 패키지는 적층되는 반도체 칩의 숫자에 대응되게 반도체 칩을 부착하는 공정, 와이어 본딩 공정 및 스페이서 개재하는 공정을 반복적으로 진행해야 하기 때문에, 반복되는 공정이 증가할수록 공정 불량이 발생될 확률이 높아진다. 또한 이로 인하여 일정 수 이상의 반도체 칩의 적층이 쉽지 않다. 예컨대, 반도체 칩 적층시 본딩 와이어를 이용할 경우, 반도체 칩의 층이 높아질수록 반도체 칩 상부면에 형성되는 본딩 와이어의 루프의 높이와 더불어 스페이서의 높이가 점차적으로 높아지기 때문에, 반도체 칩의 적층에 한계가 있다. 더불어 적층되는 반도체 칩의 수가 증가할수록 와이어 본딩의 신뢰성과 더불어 각종 품질 문제가 야기될 수 있다. 즉, 성형 공정에서의 와이어 스위핑(wire sweeping), 와이어 손상(wire damage), 그리고 반도체 칩 외곽과 본딩 와이어 사이의 전기적 쇼트 등의 문제가 발생될 수 있다. 또한 적층 칩 패키지의 두께도 두꺼워지는 문제점을 안고 있다.
따라서, 본 발명의 제 1 목적은 종래의 반도체 패키지 제조 공정을 그대로 사용하면서 원하는 만큼의 반도체 칩을 적층할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 적층 칩 패키지의 제조 공정에서 반복되는 공정을 최소화하여 제조 공정 불량을 줄이는데 있다.
본 발명의 제 3 목적은 박형화된 적층 칩 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 연결기판의 소정의 영역에 반도체 칩이 삽입된 반도체 소자와; 상부면에 적어도 2개 이상의 반도체 소자가 3차원으로 적층되는 배선기판과; 상기 배선기판의 하부면에 형성된 솔더 볼;을 포함하며,
상기 반도체 소자는, 포켓벽에 의해 한정되는 포켓을 가지는 기판 몸체와, 상기 포켓의 바닥면과 상기 포켓벽의 상부면 및 상기 포켓의 바닥면에 반대되는 면을 연결하도록 다수개의 배선패턴이 상기 기판 몸체의 외측면에 형성된 연결기판과; 상기 포켓의 바닥면에 부착되며, 상기 포켓의 바닥면에 형성된 상기 배선패턴과 전기적으로 연결되는 반도체 칩;을 포함하는 것을 특징으로 하는 적층 칩 패키지를 제공한다.
본 발명에 따른 연결기판의 배선패턴은, 포켓의 바닥면에 실장된 반도체 칩의 주위에 형성된 연결 패드와, 기판 패드와 연결되어 포켓벽의 상부면에 형성된 제 1 접속 패드와, 제 1 접속 패드와 연결되어 포켓벽의 하부면에 형성된 제 2 접속 패드를 포함한다. 이때, 반도체 소자 적층시 피적층되는 반도체 소자의 제 1 접속 패드에 적층되는 반도체 소자의 제 2 접속 패드가 대응되어 접속될 수 있도록, 제 1 접속 패드와 제 2 접속 패드는 상기 포켓벽의 상부면 및 하부면의 동일한 위치에 형성된다.
본 발명에 따른 적층 칩 패키지에 있어서, 반도체 칩과 연결 패드는 본딩 와이어에 의해 전기적으로 연결되며, 본딩 와이어는 포켓벽 상부면보다는 아래쪽에 위치하도록 와이어 본딩된다.
배선기판에 반도체 소자 적층 시, 포켓이 아래쪽을 향하도록 반도체 소자들이 배선기판의 상부면에 적층하는 것이 바람직하다.
적층된 반도체 소자들을 압착 방법으로 배선기판에 접합할 수 있도록 배선패턴은 금(Au) 도금으로 형성하는 것이 바람직하다.
본 발명에 따른 적층 칩 패키지는 배선기판의 상부면에 적층된 반도체 소자들을 보호하기 위한 수지 봉합부를 더 포함한다.
본 발명에 따른 연결기판은 테이프 배선기판, 인쇄회로기판 또는 세라믹 기판을 사용하는 것이 바람직하다.
그리고 본 발명에 따른 연결기판의 기판 몸체는 소정의 크기를 갖는 제 1 기판 몸체와, 제 1 기판 몸체의 상부면의 외곽 둘레에 부착되어 포켓벽을 형성하는 제 2 기판 몸체로 구성될 수 있다. 또는 연결기판의 포켓은 일체로 형성된 기판 몸체 상부면의 중심 영역을 소정의 깊이로 깎아 형성될 수도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3 내지 도 9는 본 발명의 실시예에 따른 적층 칩 패키지의 제조 단계를 보여주는 도면들이다. 도 3 내지 도 12를 참조하여 본 발명의 실시예에 따른 적층 칩 패키지의 제조 방법의 한가지 실시예에 대해여 설명하겠다. 한편 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
본 실시예의 제조 공정은 연결기판 스트립(41)을 준비하는 단계로부터 시작된다. 연결기판 스트립(41)은, 도 3 및 도 4에 도시된 바와 같이, 다수개의 반도체 소자를 동시에 제조할 수 있도록 여러개의 연결기판(40)들을 포함하는 스트립 형태로 제공된다. 본 발명의 실시예에 따른 연결기판 스트립(41)은 2렬로 연결기판(40)이 배열된 구조를 가지며, 연결기판(40)들 사이에는 불연속적으로 분리용 슬롯(slot; 48)이 형성되어 있다.
연결기판(40)은 포켓벽(45)에 의해 한정되는 포켓(43)을 가지는 기판 몸체(42)와, 포켓의 바닥면(43a)과 포켓벽의 상부면(45a) 및 포켓벽의 하부면(45b)을 포함한 기판 몸체(42)의 외측면에 형성된 배선패턴(44)을 포함한다. 배선패턴(44)은 포켓의 바닥면(43a)에 실장될 반도체 칩의 주위에 형성되어 반도체 칩과 전기적으로 연결되는 연결 패드(46)와, 연결 패드(46)와 연결되어 포켓벽의 상부면(45a)에 형성된 제 1 접속 패드(47)와, 제 1 접속 패드(47)와 연결되어 포켓벽의 하부면(45b)에 형성되는 제 2 접속 패드(49)를 포함한다. 특히, 반도체 소자 적층시 피적층되는 반도체 소자의 제 1 접속 패드(47)에 적층되는 반도체 소자의 제 2 접속 패드(49)가 대응되어 적층 및 접합될 수 있도록, 제 1 접속 패드(47)와 제 2 접속 패드(49)는 포켓벽의 상부면(45a) 및 하부면(45b)의 동일한 위치에 형성된다.
이와 같은 구조를 갖는 연결기판(40)의 제조 단계는 절연 소재로 기판 몸체(42)를 형성하는 단계와, 기판 몸체(42)의 외측면에 금(Au) 도금 공정을 진행하여 배선패턴(44)을 형성하는 단계를 포함한다. 연결기판(40)으로는 테이프 배선기판, 인쇄회로기판 또는 세라믹 기판이 사용될 수 있으며, 적층하여 형성할 수도 있고, 일체로 형성할 수도 있다. 기판 몸체(42)를 적층하여 형성할 경우, 기판 몸체(42)는 소정의 크기를 갖는 제 1 기판 몸체(42a)와, 제 1 기판 몸체(42a)의 상부면의 외곽 둘레에 부착되어 포켓벽(45)을 형성하는 제 2 기판 몸체(42b)를 포함한다. 그리고 기판 몸체를 일체로 형성할 경우, 기판 몸체 원판이 준비된 상태에서 포켓으로 형성될 소정의 영역을 소정의 깊이로 깎아 포켓을 형성함으로써 기판 몸체가 제조된다.
본 발명의 실시예에 따른 배선패턴(44)은 금 소재로 기판 몸체(42)의 외측면에 형성한 이유는, 배선기판에 반도체 소자들의 적층시 압착 방법으로 직접 접합하고, 연결기판(40)의 두께를 최소화하기 위해서이다. 통상적인 배선패턴으로 사용되는 구리 소재를 사용할 경우, 열압착 방법으로 반도체 소자를 직접 적층하여 접합하는 것이 용이하지 않다. 더불어 구리 소재의 배선패턴을 갖는 반도체 소자의 적층시 중간 매개체로서 솔더 볼과 같은 금속 범프를 사용하게 되는데, 그 경우 적층되는 반도체 소자의 두께가 두꺼워지고, 제 1 및 제 2 접속 패드 사이의 간격이 좁을 경우 이웃하는 금속 범프 사이의 브릿지(bridge)에 의한 전기적 쇼트도 발생될 수 있다.
한편 본 발명의 실시예에서는 연결기판 스트립(41)을 예를 들어 설명하였지만, 하나의 반도체 소자를 형성할 수 있는 연결기판 형태로 제공되더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.
다음으로 도 5에 도시된 바와 같이, 반도체 칩(50)을 실장하는 단계가 진행된다. 반도체 칩(50)을 실장하는 단계 즉, 칩 접착 단계와 와이어 본딩 단계가 종래의 설비를 이용하여 종래와 동일한 방법으로 진행된다. 먼저 반도체 칩(50)을 연결기판의 포켓의 바닥면(43a)에 접착제(54)를 개재하여 부착한 다음, 서로 대응되는 반도체 칩의 칩 패드(52)와 연결 패드(46)를 본딩 와이어(60)로 전기적으로 연결한다. 이때, 본딩 와이어(60)는 포켓벽의 상부면(45a)보다는 아래쪽에 위치하도록 와이어 본딩하는 것이 바람직하다. 더욱 바람직하게는, 본딩 와이어(60) 루프(loop)의 높이를 최소화하여 반도체 소자(30)의 두께를 줄이기 위해서, 리버스 본딩(reverse bonding)법을 사용하는 것이다. 즉, 리버스 본딩은 연결 패드(46)에 볼 본딩을 실시한 이후에, 반도체 칩의 칩 패드(52)에서 스티치 본딩으로 와이어 본딩을 마무리한다.
다음으로 연결기판 스트립(도 3의 41)을 개별 반도체 소자(30)로 분리하는 단계를 진행한다. 즉, 분리수단으로 분리용 슬롯(도 3의 48)을 따라서 연결기판 스트립(도 3의 41)을 절단함으로써 개별 반도체 소자(30)가 얻어진다.
다음으로 도 6에 도시된 바와 같이, 반도체 소자(30a, 30b)들을 적층하는 단계가 진행된다. 즉, 상대적으로 아래에 위치하는 피적층되는 반도체 소자(30a)의 제 1 접속 패드(47a)에 상대적으로 위에 위치하여 적층되는 반도체 소자(30b)의 제 2 접속 패드(49b)가 서로 대응될 수 있도록 적층시킨다. 이때, 반도체 소자(30a, 30b)가 동일한 형상으로 제조되기 때문에, 적층되는 반도체 소자(30a, 30b)의 정렬이 용이하여 적층시 서로 대응되는 제 1 및 제 2 접속 패드(47a, 49b) 사이의 정렬 불량에 따른 적층 불량을 줄일 수 있는 장점도 있다.
한편, 본 발명의 실시예에서는 2개의 반도체 소자(30a, 30b)가 적층된 예를 개시하였지만, 두 개 이상의 반도체 소자를 적층할 수 있음은 물론이고, 적층되는 반도체 소자가 증가하더라도 반도체 소자의 두께에 해당되는 양만큼만 증가하기 때문에, 원하는 만큼의 반도체 칩을 적층할 수 있다.
다음으로 도 7에 도시된 바와 같이, 적층된 반도체 소자들(30a, 30b)을 배선기판(70) 상부면에 접합하는 단계가 진행된다. 즉, 적층된 반도체 소자들(30a, 30b)을 배선기판(70) 상부면에 위치시킨 상태에서 압착하여 배선기판(70)에 접합시킨다. 압착 방법으로는 열압착 방법이나 초음파 압착 방법이 사용될 수 있다. 이때, 적층된 반도체 소자들(30a, 30b)의 최하부에 위치하는 반도체 소자(30b)의 제 1 접속 패드(47b)는 배선기판(70) 상부면에 형성된 상부 패턴의 기판 패드(72)에 접합되고, 적층된 반도체 소자들(30a, 30b)은 서로 마주보는 제 1 접속 패드(47a) 및 제 2 접속 패드(49b)가 압착에 의해 접합된다.
이때 배선기판(70)은 통상적인 인쇄회로기판 또는 테이프 배선기판으로서, 하부면에 솔더 볼이 형성될 솔더 볼 패드(74)를 포함한 하부 패턴이 형성되고, 상부면에 기판 패드(72)를 포함한 상부 패턴이 형성되며, 하부 패턴과 상부 패턴은 배선기판(70)을 관통하는 비아를 통하여 전기적으로 연결된다. 한편, 배선기판이 다층으로 적층된 인쇄회로기판인 경우, 비아를 비롯한 배선기판 내부에 형성된 내부 배선을 통하여 하부 패턴과 상부 패턴이 전기적으로 연결된다. 그리고 배선기판(70) 또한 전술된 연결기판 스트립처럼 스트립 형태로 제공될 수 있음은 물론이다.
다음으로 도 8에 도시된 바와 같이, 수지 봉합부(80)를 형성하는 성형 단계가 진행된다. 성형 공정은 외부로 노출되는 반도체 소자들(30a, 30b)과, 배선기판(70) 상부면에 형성된 상부 패턴을 보호하기 위하여 필요한 공정으로서, 소정의 점도를 가지는 액상의 에폭시 계열의 성형 수지로 봉합하여 수지 봉합부(80)를 형성한다. 수지 봉합부(80)는 트랜스퍼 몰딩(transfer molding) 방법, 인젝션 몰딩(injecting molding) 방법, 스크린 프린팅(screen printing) 방법 그리고 디스펜싱(dispensing) 방법 중에서 선택하여 사용할 수 있다.
마지막으로 도 9에 도시된 바와 같이 솔더 볼(90)을 형성함으로 적층 칩 패키지(100)의 제조 공정은 완료된다. 배선기판(70)의 하부면에 형성된 솔더 볼 패드(74)에 솔더 볼(90)을 형성한다. 솔더 볼(90)은 볼 배치(ball placement), 도금(plating), 스텐실 프린팅(stencil printing) 또는 메탈젯(metaljet) 방법으로 형성할 수 있다. 솔더 볼(90) 대신에 니켈(Ni) 또는 금(Au) 범프가 형성될 수도 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예컨대, 본 발명의 실시예에서는 반도체 소자의 포켓 부분이 노출된 경우로 제공하였지만, 반도체 칩 실장 공정 이후에 포켓 부분을 봉합하는 성형 공정을 진행할 수도 있다. 이와 같이 포켓 부분이 봉합된 반도체 소자를 적층하여 적층 칩 패키지를 구현할 수도 있다. 본 발명의 실시예에서는 반도체 소자의 포켓 부분이 배선기판의 상부면을 향하도록 뒤집어진 형태로 적층하였지만, 반대로 반도체 소자의 포켓 부분이 배선기판의 상부면과 동일한 방향을 향하도록 적층할 수도 있다.
따라서, 본 발명의 구조를 따르면 종래의 반도체 패키지 제조 공정을 사용하여 제조된 반도체 소자는 얼마든지 적층할 수 있기 때문에, 원하는 만큼의 반도체 칩을 적층하여 적층 칩 패키지를 구현할 수 있다.
본 발명에 따른 적층 칩 패키지의 반도체 칩은 반도체 소자 형태로 제조되기 때문에, 종래의 반도체 칩 적층시 반복되는 공정을 최소화할 수 있기 때문에, 적층 칩 패키지의 제공 공정 불량을 줄일 수 있다.
동일한 두께를 갖는 반도체 소자를 적층하여 적층 칩 패키지를 구현할 수 있기 때문에, 종래의 적층되는 반도체 칩이 늘어날수록 증가했던 적층 칩 패키지의 두께를 줄일 수 있다.
반도체 소자에 대한 적층 공정을 진행하기 전에, 반도체 소자에 내장된 반도체 칩에 대한 테스트는 연결기판에 형성된 제 1 또는 제 2 접속 패드를 통하여 테스트가 가능하기 때문에, 적층 공정을 진행하기 전에 적층되는 반도체 칩의 신뢰성을 확보할 수 있다.
반도체 소자의 개방된 포켓 부분이 배선기판의 상부면을 향하도록 적층되기 때문에, 수지 봉합부를 형성하는 공정에서 투입되는 액상의 성형수지에 의해 반도체 소자의 포켓 부분이 밀폐된 상태를 유지할 수 있는 장점도 있다.
그리고 반도체 소자의 연결기판이 동일한 형상을 유지한다면, 연결기판의 포켓에 실장되는 반도체 소자는 필요에 따라서 다양한 기능을 수행하는 반도체 소자를 실장하여 적층 칩 패키지를 구현할 수도 가능하다.
도 1 및 도 2는 종래기술에 따른 적층 칩 패키지를 보여주는 단면도이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 적층 칩 패키지의 제조 단계를 보여주는 도면들로서,
도 3은 연결기판 스트립을 보여주는 사시도이고,
도 4는 도 3의 4-4선 단면도이고,
도 5는 연결기판에 반도체 칩을 실장하여 반도체 소자를 형성하는 단계를 보여주는 단면도이고,
도 6은 반도체 소자들을 3차원으로 적층하는 단계를 보여주는 단면도이고,
도 7은 배선기판에 적층된 반도체 소자들을 압착하는 단계를 보여주는 단면도이고,
도 8은 수지 봉합부를 형성하는 단계를 보여주는 단면도이고,
도 9는 솔더 볼을 형성하는 단계를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
30 : 반도체 소자 40 : 연결기판
41 : 연결기판 스트립 42 : 기판 몸체
43 : 포켓벽 44 : 배선패턴
45 : 포켓 46 : 기판 패드
47 : 제 1 접속 패드 49 : 제 2 접속 패드
50 : 반도체 칩 52 : 칩 패드
54 : 접착제 60 : 본딩 와이어
70 : 배선기판 72 : 기판 패드
74 : 솔더 볼 패드 80 : 수지 봉합부
90 : 솔더 볼 100 : 적층 칩 패키지

Claims (9)

  1. 연결기판의 소정의 영역에 반도체 칩이 삽입된 반도체 소자와;
    상부면에 적어도 2개 이상의 반도체 소자가 3차원으로 적층되는 배선기판과;
    상기 배선기판의 하부면에 형성된 솔더 볼;을 포함하며,
    상기 반도체 소자는,
    포켓벽에 의해 한정되는 포켓을 가지는 기판 몸체와, 상기 포켓의 바닥면과 상기 포켓벽의 상부면 및 상기 포켓의 바닥면에 반대되는 면을 연결하도록 다수개의 배선패턴이 상기 기판 몸체의 외측면에 형성된 연결기판과;
    상기 포켓의 바닥면에 부착되며, 상기 포켓의 바닥면에 형성된 상기 배선패턴과 전기적으로 연결되는 반도체 칩;을 포함하는 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 연결기판의 배선패턴은,
    상기 포켓의 바닥면에 실장된 상기 반도체 칩의 주위에 형성된 연결 패드와;
    상기 기판 패드와 연결되어 상기 포켓벽의 상부면에 형성된 제 1 접속 패드와;
    상기 제 1 접속 패드와 연결되어 상기 포켓벽의 하부면에 형성된 제 2 접속 패드;를 포함하며,
    상기 반도체 소자 적층시 피적층되는 반도체 소자의 제 1 접속 패드에 적층되는 반도체 소자의 제 2 접속 패드가 대응되어 접속될 수 있도록, 상기 제 1 접속 패드와 상기 제 2 접속 패드는 상기 포켓벽의 상부면 및 하부면의 동일한 위치에 형성된 것을 특징으로 하는 적층 칩 패키지.
  3. 제 2항에 있어서, 상기 반도체 칩과 상기 연결 패드는 본딩 와이어에 의해 전기적으로 연결되며, 상기 본딩 와이어는 상기 포켓벽 상부면보다는 아래쪽에 위치하는 것을 특징으로 하는 적층 칩 패키지.
  4. 제 3항에 있어서, 상기 포켓이 아래쪽을 향하도록 상기 반도체 소자들이 상기 배선기판의 상부면에 적층되는 것을 특징으로 하는 적층 칩 패키지.
  5. 제 2항에 있어서, 적층된 상기 반도체 소자들을 압착 방법으로 상기 배선기판에 접합할 수 있도록 상기 배선패턴은 금(Au) 도금으로 형성한 것을 특징으로 하는 적층 칩 패키지.
  6. 제 1항에 있어서, 상기 배선기판의 상부면에 적층된 상기 반도체 소자들을 보호하기 위한 수지 봉합부를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  7. 제 1항에 있어서, 상기 연결기판은 테이프 배선기판, 인쇄회로기판 또는 세라믹 기판인 것을 특징으로 하는 적층 칩 패키지.
  8. 제 1항에 있어서, 상기 연결기판의 기판 몸체는,
    소정의 크기를 갖는 제 1 기판 몸체와;
    상기 제 1 기판 몸체의 상부면의 외곽 둘레에 부착되어 상기 포켓벽을 형성하는 제 2 기판 몸체;를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  9. 제 1항에 있어서, 상기 연결기판의 포켓은 일체로 형성된 상기 기판 몸체 상부면의 중심 영역을 소정의 깊이로 깎아 형성된 것을 특징으로 하는 적층 칩 패키지.
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