KR100520016B1 - 강유전체 반도체 메모리 - Google Patents

Abstract

강유전체 반도체 메모리는, 복수의 강유전체 메모리 셀이 매트릭스 구성으로 배열된 셀 어레이와, 회로부를 포함한다. 각 메모리 셀은, 전계 효과 트랜지스터와, 그 게이트 전극부로서 형성된 금속막/강유전체막/금속막의 적층 구조를 갖는 캐패시터를 포함한다. 회로부는 메모리 셀에 대한 데이터의 판독, 기입, 소거를 각각 행하는 판독 모드, 기입 모드, 소거 모드 외에, 각 메모리 셀에 기억된 데이터를 리라이트하는 리라이트 모드를 선택적으로 실행한다.

Description

강유전체 반도체 메모리{FERROELECTRIC SEMICONDUCTOR MEMORY}

본 발명은 복수의 강유전체 메모리 셀이 매트릭스 구성으로 배열된 셀 어레이를 구비하는 강유전체 메모리(Ferroelectric Random Access Memory)에 관한 것이다. 각 메모리 셀은, 전계 효과 트랜지스터와, 그 게이트 전극부로서 형성된 금속막/강유전체막/금속막의 적층 구조를 갖는 캐패시터를 포함한다. 전형적으로는, 이러한 메모리 셀은 MFMIS(Metal/Ferroelectric/Metal/Insulator/Semiconductor) 구조의 메모리 셀로서 알려져 있다. 이 강유전체 메모리는, 예를 들면 메모리 전용 집적 회로, 로직 혼재 집적 회로 등에 사용된다.

불휘발성 메모리의 하나인 강유전체 메모리는, 비파괴 판독을 특징으로 하며, 일반적으로는 리라이트 동작(재기입 동작)을 필요로 하지 않는다. 그러나, 소자의 미세화나 소자 구조의 변천, 혹은 프로세스 공정의 제약에 기인하는 강유전체 막질의 저하 등에 수반하여, 강유전체 캐패시터의 분극 특성이 비교적 단시간 내에 디스터브되어, 메모리 정보가 파괴된다고 하는 문제가 현재화되고 있다. 이하, 이 점에 대하여 상술한다.

도 9는 1트랜지스터·1캐패시터(1T·1C)형의 대표적인 강유전체 메모리 셀의 단면 구조를 도시한다.

실리콘 기판(80) 상에 소자 분리 영역(81)이 형성된다. 이 강유전체 메모리 셀은, MIS(Metal Insulator Semiconductor) 트랜지스터(82) 및 강유전체 캐패시터(83)를 갖는다. MIS 트랜지스터(82)는, 드레인·소스로 되는 불순물 확산 영역(821), 채널 영역(822), 게이트 절연막(823), 게이트 전극(824)을 포함한다. 강유전체 캐패시터(83)는 하부 전극(831), 강유전체막(832), 상부 전극(833)을 포함한다.

기판(80) 상에 층간 절연막(84, 85)이 형성된다. 층간 절연막(84, 85)을 관통하여 W(텅스텐) 플러그(86, 88)가 배치된다. 플러그(86)에 의해, MIS 트랜지스터의 드레인(821)과 Al(알루미늄) 비트선(87)이 접속된다. 플러그(88)에 의해, MIS 트랜지스터의 소스(821)와 Al 배선(89)이 접속된다. Al 배선(89)은 플러그(88)를 강유전체 캐패시터의 상부 전극(833)과 접속한다.

도 9의 강유전체 메모리 셀은, MIS 트랜지스터(82)와 강유전체 캐패시터(83)가 가로 방향으로 떨어진(오프셋형) 구조를 갖는다. 이 때문에, 필연적으로 가로 방향으로 사이즈가 커지기 때문에 고집적화의 관점에서는 문제가 있다.

따라서, 최근에는, MIS 트랜지스터의 게이트 전극에 강유전체막을 매립한 1트랜지스터(1T)형의 강유전체 메모리 셀이 연구되고 있다(T. Nakamura et al., "A Single Transistor Ferroelectric Memory Cell", ISSCC95). 1T형의 강유전체 메모리 셀의 구조는, 본 발명의 실시예를 참조하면서 후에 설명한다. 본 발명자에 따르면, 1T형의 강유전체 메모리 셀에서는, 메모리 정보를 보존할 수 있는 시간(retention)이 저하된다고 하는 문제가 발생하는 것이 발견되고 있다.

본 발명의 제1 시점은, 강유전체 반도체 메모리로서, 복수의 강유전체 메모리 셀이 매트릭스 구성으로 배열된 셀 어레이-각 메모리 셀은, 전계 효과 트랜지스터와, 그 게이트 전극부로서 형성된 금속막/강유전체막/금속막의 적층 구조를 갖는 캐패시터를 포함함-와, 상기 메모리 셀에 대한 데이터의 판독, 기입, 소거를 각각 행하는 판독 모드, 기입 모드, 소거 모드 외에, 각 메모리 셀에 기억된 데이터를 리라이트하는 리라이트 모드를 선택적으로 실행하는 회로부를 포함한다.

본 발명의 제2 시점에 따르면, 상기 회로부는, 상기 리라이트 모드에서, 선택된 메모리 셀에 대응하는 대응 워드선에 기입 전압 및 소거 전압을 연속적으로 인가하는 것과 병행하여, 상기 선택된 메모리 셀에 대응하는 대응 비트선에 판독된 전압을, 고내압 감지 증폭기에 의해 증폭하여 상기 대응 비트선에 피드백한다.

본 발명의 제3 시점에 따르면, 상기 회로부는, 상기 리라이트 모드에서, 상기 대응 워드선에 판독 전압을 인가하여 상기 선택된 메모리 셀의 데이터를 상기 대응 비트선에 판독하고, 그 직후에, 상기 대응 워드선으로의 상기 기입 전압 및 상기 소거 전압의 인가와, 상기 대응 비트선으로의 상기 판독된 전압의 피드백을 행한다.

<실시예>

도 10은 본 발명의 실시예에 따른 MFMIS 구조의 강유전체 메모리 셀(1T형의 강유전체 메모리 셀의 일례)을 도시하는 단면도이다.

실리콘 기판(90) 상에 소자 분리 영역(91)이 형성된다. 이 강유전체 메모리 셀은, MIS 트랜지스터(전계 효과 트랜지스터)(92)와, 그 게이트 전극부로서 형성된 금속막/강유전체막/금속막의 적층 구조를 갖는 강유전체 캐패시터(95)를 포함한다. MIS 트랜지스터(92)는, 드레인·소스로 되는 불순물 확산 영역(921), 채널 영역(922), 게이트 절연막(923), 금속막(게이트 전극)(951)을 포함한다. 강유전체 캐패시터(95)는, 금속막(하부 전극)(951), 강유전체막(952), 금속막(상부 전극)(953)을 포함한다.

기판(90) 상에 층간 절연막(96, 99)이 형성된다. 층간 절연막(96)을 관통하여 W(텅스텐) 플러그(97)가 배치된다. 플러그(97)에 의해, MIS 트랜지스터의 소스(921)와 Al 소스선(98)이 접속된다. 층간 절연막(96, 99)을 관통하여 W(텅스텐) 플러그(100)가 배치된다. 플러그(100)에 의해, MIS 트랜지스터의 드레인(921)과 Al(알루미늄) 비트선(101)이 접속된다.

본 발명자는, 본 발명의 개발 과정에서, 도 10을 참조하여 설명한 바와 같은 1T형의 강유전체 메모리 셀에서의 문제점에 대하여 연구하였다. 그 결과, 본 발명자는 이하에 설명하는 바와 같은 지견을 얻었다.

1T형의 강유전체 메모리 셀은, 1T·1C형의 강유전체 메모리에 비해, 셀 면적을 축소할 수 있기 때문에, 고집적화에 적합하다. 그러나, 트랜지스터와 강유전체 캐패시터의 프로세스 집적 시, 프로세스 조건을 서로 독립적으로 최적화할 수 없다. 이 때문에, 프로세스적인 제약이 많아 기술적으로도 곤란하다.

이에 수반하여, 1T형의 강유전체 메모리 셀은, 그 강유전체막의 막질이 1T·1C형의 강유전체 메모리 셀보다 일반적으로 뒤떨어져, 메모리 정보를 보존할 수 있는 시간(리텐션 : retention)이 저하된다고 하는 문제가 발생한다. 예를 들면, 통상의 1T·1C형의 강유전체 메모리 셀의 리텐션은 반영구적이다. 한편, 1T형의 강유전체 메모리 셀은, 현재 상태에서는, 전기적 디스터브가 존재하지 않는 단체 소자 레벨에서도 10일 이내로, 불휘발성 메모리로서 실용상 치명적이다.

1T형의 강유전체 메모리 셀의 리텐션 저하는, 데이터의 기입(Program) 모드, 혹은 소거(Erase) 모드에서의 회로 동작 시에서 더욱 현저해진다. 즉, 1T형의 강유전체 메모리 셀의 어레이에서, 특성의 선택 셀에 대하여 기입 혹은 소거를 행하는 경우, 다른 비선택 셀에 대해서도 바이어스가 인가된다. 이 바이어스에 의해, 비선택 셀은 전기적 디스터브를 강하게 받아, 리텐션이 대폭 저하된다.

이와 같이 MFMIS 구조의 강유전체 메모리는, 셀의 리텐션 저하에 의해 메모리 정보가 파괴된다고 하는 데이터 보유 특성상의 심각한 문제가 있다. 그러나, 메모리에 리라이트 기능을 갖춤으로써, MFMIS 구조의 강유전체 메모리 셀의 리텐션 저하를 억제할 수 있다.

이하에, 이러한 지견에 기초하여 구성된 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또한, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 붙이고, 그에 대한 중복 설명은 필요한 경우에만 행한다.

<제1 실시예>

도 1은 본 발명의 제1 실시예에 따른 강유전체 메모리의 일부를 도시하는 회로도이다. 이 강유전체 메모리는, 복수의 강유전체 메모리 셀이 매트릭스 구성으로 배열된 셀 어레이를 포함한다. 여기서는, 셀 어레이 내의 4개의 N형의 강유전체 메모리 셀 S, 1, 2, 3을 대표적으로 도시한다. 각 메모리 셀은, 도 10의 단면도에 도시한 바와 같은 MFMIS 구조(1T형의 MFMIS 구조)를 갖는다.

동일 행의 셀의 각 게이트는 공통의 워드선 WL(WLn, WLn+1, …)에 접속된다. 동일 열의 셀의 각 드레인은 공통의 비트선 BL(BLn, BLn+1, …)에 접속된다. 동일 행의 셀의 각 소스는 공통의 소스선 SL(SLn, SLn+1, …)에 접속된다. 여기서는, S는 선택 셀, 참조 부호 1∼3은 비선택 셀을 나타낸다.

워드선 WL(WLn, WLn+1, …)은 워드선 구동 회로(WDC)(4)에 의해 구동된다. 비트선 BL(BLn, BLn+1, …)은 비트선 구동 회로(BDC)(5)에 의해 구동된다. 비트선 BL(BLn, BLn+1, …)에는 감지 증폭기 등을 포함하는 감지 회로(SC)(6)가 접속된다. 소스선 SL(SLn, SLn+1, …)은 소스선 구동 회로(SDC)(7)에 의해 구동된다.

워드선 구동 회로(4), 비트선 구동 회로(5), 소스선 구동 회로(7)에 대해서는, 제어 회로에서 발생된 제어 신호가 공급된다. 이에 의해, 워드선 구동 회로(4), 비트선 구동 회로(5), 소스선 구동 회로(7)가 제어되며, 후술하는 양태로, 판독 모드, 기입 모드, 소거 모드, 리라이트 모드가 실행된다. 또한, 도 1에서, 참조 부호 11은 시스템 회로, 참조 부호 12는 기억 장치를 나타내며, 이들에 대해서는 후술한다.

도 2a 내지 도 2c는, 도 1의 어레이에 대한 상이한 동작 모드를 도시하는 회로도이다. 여기서, 도 2a는 데이터의 기입 모드, 도 2b는 데이터의 소거 모드, 도 2c는 데이터의 판독 모드에 대응한다.

표 1은, 데이터의 기입 모드, 소거 모드, 판독 모드에서, 선택 셀 S, 비선택 셀(1, 2, 3)의 바이어스 조건을 정리하여 나타낸다.

	WLn(SWL)	WLn+1(NSWL)	BLm(SBL)	BLm+1(NSBL)	SLn(SSL)	SLn+1(NSSL)
기입 모드	Vpp	Vm	0V	Vpp	F	0V
소거 모드	0V	Vm	Vpp	0V	F	0V
판독 모드	Vr	0V	Vcc	0V	0V	0V

(0<Vcc<Vr<Vm<Vpp, Vm=Vpp/2, F:부유 상태)

표 1에서, WLn은 선택 셀(선택 행)의 워드선 SWL, WLn+1은 비선택 셀(비선택 행)의 워드선 NSWL, BLm은 선택 셀(선택 열)의 비트선 SBL, BLm+1은 비선택 셀(비선택 열)의 비트선 NSBL, SLn은 선택 셀(선택 행) 소스선 SSL, SLn+1은 비선택 셀(비선택 행)의 워드선 NSSL을 나타낸다.

또한, Vcc는 통상의 전원 전압, Vr은 판독 전압, Vm은 중간 전압, Vpp는 기입 전압, F는 부유 상태를 나타낸다. 여기서, 0V<Vcc<Vr<Vm<Vpp, Vm=Vpp/2의 관계로 설정된다.

도 3 내지 도 5는, 도 2a 내지 도 2c에 도시한 기입 모드, 소거 모드, 판독 모드에서의 동작예를 각각 도시하는 타이밍차트이다.

도 3에 도시한 기입 모드에서는, /WE(Write Enable Bar) 신호가 활성화되고, 선택 셀의 소스선 SSL의 전압이 부유 상태로 됨과 함께, 선택 셀의 워드선 SWL이 기입 전압 Vpp로 승압된다. 이 때, 선택 셀의 비트선 SBL의 전압이 0V이면 기입이 행해진다. 한편, 이 때, 선택 셀의 비트선 SBL의 전압이 Vpp이면, 비트선 전압과 워드선 전압은 모두 Vpp이기 때문에, 기입은 행해지지 않는다. 그 동안, 비선택 셀의 워드선 NSWL의 전압은, 중간 전압 Vm으로 되며, 비트선 전압과 워드선 전압 사이의 전압차가 작기 때문에, 기입은 행해지지 않는다. 이 후, /WE 신호가 비활성화되어, 선택 셀의 워드선 SWL이 기입 전압 Vpp로부터 0V로 리세트된다. 또한, 비선택 셀의 워드선 NSWL의 전압이 중간 전압 Vm으로부터 0V로 리세트되고, 기입 모드가 종료된다.

도 4에 도시한 소거 모드에서는, /WE 신호가 활성화되어, 선택 셀의 소스선 SSL의 전압이 부유 상태로 됨과 함께, 선택 셀의 비트선 SBL이 기입 전압 Vpp로 승압된다. 이 때, 선택 셀의 워드선 SWL의 전압이 0V이면 소거가 행해진다. 그 동안, 비선택 셀의 워드선 NSWL의 전압은 중간 전압 Vm으로 되며, 비트선 전압과 워드선 전압 사이의 전압차가 작기 때문에, 소거는 행해지지 않는다. 이 후, /WE 신호가 비활성화되어, 선택 셀의 비트선 SBL이 기입 전압 Vpp로부터 0V로 리세트된다. 또한, 비선택 셀의 워드선 NSWL의 전압이 중간 전압 Vm으로부터 0V로 리세트되고, 소거 모드가 종료된다.

도 5에 도시한 판독 모드에서는, /RE(Read Enable Bar) 신호가 활성화되어, 비트선 BL의 전압을 Vcc로 프리차지한다. 그 후, 프리차지·리세트 신호 /ΦP가 "L" 레벨로 되어 감지 증폭기 SA를 활성화하고, 동시에, 선택 셀의 워드선 SWL을 판독 전압 Vr로 승압하여, 통상의 판독 동작을 행한다. 이에 의해, 비트선 BL에 셀 정보가 판독된다.

이 때, 선택 셀이 기입 셀(Program-cell)이면, 비트선 전압은 Vcc로부터 선택 셀의 소스 전압 0V로 강압된다. 한편, 선택 셀이 소거 셀(Erase-cell)이면, 비트선 전압은 Vcc 그대로 유지된다.

상기 비트선 전압이 입력되는 감지 증폭기 SA는 래치형 차동 감지 증폭기로 이루어진다. 감지 증폭기 SA의 기준 전압을 Vcc/2로 하면, 비트선 전압이 Vcc/2보다 작으면(기입 셀인 경우), 비트선 전압은 빠르게 0V로 감쇠되어, 래치된다. 한편, 비트선 전압이 Vcc/2보다 크면(소거 셀인 경우), 비트선 전압은 감지 증폭기 SA에 의해 Vcc로 증폭되어, 래치된다.

이 시점에서, 감지 증폭기 SA는 비트선 BL과 도통하기 때문에, 래치 전압은 비트선 전압으로서 피드백된다. 즉, 감지 증폭기 SA를 통과한 최종적인 비트선 전압은, 선택 셀이 기입 셀이면 0V의 상태로 되고, 소거 셀이면 Vcc의 상태로 되어 유지된다. 그리고, 프리차지 리세트 신호 /ΦP가 "H" 레벨로 되어 감지 증폭기 SA가 리세트(비활성화)되고, 선택 셀의 워드선 SWL이 판독 전압 Vr로부터 0V로 리세트된 후, /RE 신호가 비활성화되고, 판독 모드가 종료된다.

도 6은 도 2에 도시한 강유전체 메모리의 리라이트 모드에서의 동작예를 도시하는 타이밍차트이다. 도 7은 도 6에 도시한 리라이트 모드에서 사용되는 고내압용의 비트선 감지 증폭기의 일례를 도시하는 회로도이다.

이 고내압 감지 증폭기는 래치형의 CMOS 차동 감지 증폭기로 이루어진다. 이 차동 감지 증폭기는, 기입 모드 혹은 소거 모드에서 사용되는 전압 Vpp에 견딜 수 있는 복수의 고내압 MIS 트랜지스터로 셋업된다.

구체적으로는, 한쌍의 입력 노드와 Vpp 노드(감지 증폭기 동작의 안정화를 목적으로 하여, 여기서의 Vpp는 감지 증폭기 활성에서, Vcc를 초기 값으로 하고, 그 후 최종적으로 Vpp까지 승압됨) 사이에 PMOS 감지 증폭기(71)가 접속된다. PMOS 감지 증폭기(71)는, 2개의 풀-업용의 PMOS 트랜지스터 및 게이트에 활성화 제어 신호 A가 입력되는 1개의 활성화 제어용의 PMOS 트랜지스터로 이루어진다. 또한, 상기 한쌍의 입력 노드와 0V 노드 사이에 NMOS 감지 증폭기(72)가 접속된다. NMOS 감지 증폭기(72)는, 2개의 풀-다운용의 NMOS 트랜지스터 및 게이트에 활성화 제어 신호 B가 입력되는 1개의 활성화 제어용의 NMOS 트랜지스터로 이루어진다.

상기 한쌍의 입력 노드 중, 제1 입력 노드는, 트랜스퍼 게이트용의 NMOS 트랜지스터(73)를 통해 비트선 BL에 접속된다. 제2 입력 노드는, 트랜스퍼 게이트용의 NMOS 트랜지스터(74)를 통해 참조 전위 Vcc/2 노드에 접속됨과 함께, 용량(75)을 통해 0V 노드에 접속된다. 또한, 상기 제1 입력 노드는, 래치 출력 노드이기도 하며, 레벨 시프터(Vpp 레벨을 Vcc 레벨로 변화하는 회로)를 통해 판독 회로(76)에 접속된다.

도 6에 도시한 리라이트 모드에서는, 이하에 설명하는 바와 같이, 최초로, 통상의 판독 동작을 행하는 것으로서 설명하고 있다. 그러나, 리라이트 모드와 판독 동작을 독립적으로 분리하여 실행하는 것도 가능하다(도 8 참조).

도 6에 도시한 리라이트 모드에서는, /RE 신호가 활성화되어, 비트선 BL의 전압을 Vcc로 프리차지한다. 그 후, 프리차지·리세트 신호 /ΦP가 "L" 레벨로 되어 감지 증폭기 SA를 활성화하고, 동시에, 선택 셀의 워드선 SWL을 판독 전압 Vr로 승압하여, 통상의 판독 동작을 행한다. 이에 의해, 비트선 BL에 셀 정보가 판독된다.

이 때, 선택 셀이 기입 셀이면, 비트선 BL의 전압은 Vcc로부터 선택 셀의 소스 전압 0V로 강압한다. 한편, 선택 셀이 소거 셀이면, 비트선 BL의 전압은 Vcc 그대로 보유된다.

이 후, 비트선 BL의 전압을 도 7에 도시한 고내압용의 래치형 차동 감지 증폭기 H-SA에 입력한다. 감지 증폭기 H-SA의 기준 전압을 Vcc/2로 하면, 비트선 BL의 전압이 Vcc/2보다 작으면(기입 셀인 경우), 비트선 BL의 전압은 빠르게 0V로 감쇠되어, 래치된다. 한편, 비트선 BL의 전압이 Vcc/2보다 크면(소거 셀인 경우), 비트선 BL의 전압은 감지 증폭기 H-SA에 의해 Vpp로 증폭되어, 래치된다.

이 시점에서, 감지 증폭기 H-SA는 비트선 BL과 도통하기 때문에, 래치 전압은 비트선 전압으로서 피드백된다. 즉, 감지 증폭기 H-SA를 통과한 최종적인 비트선 전압은, 선택 셀이 기입 셀이면 0V의 상태로 되며, 소거 셀이면 Vpp의 상태로 되어 보유된다.

상기한 비트선 전압의 추이와 연동하여, 선택 셀의 소스선 SSL의 전압이 부유 상태로 됨과 함께, 제1 페이즈로서, 선택 셀의 워드선 SWL이 Vpp로 승압된다. 이 때, 비트선 BL에 판독된 선택 셀의 전압이 0V(즉, 기입 셀인 경우)이면, 자동적으로 리라이트가 행해진다. 한편, 비트선 BL에 판독된 선택 셀의 전압이 Vpp(즉, 소거 셀인 경우)이면, 비트선 전압과 워드선 전압은 모두 Vpp이기 때문에, 기입 혹은 소거는 행해지지 않는다.

계속해서, 제2 페이즈로서, 상기한 바와 같이 Vpp까지 승압되어 있던 선택 셀의 워드선 SWL의 전압을 0V로 강압시킨다. 이 때, 비트선 BL에 판독된 선택 셀의 전압이 0V(즉, 기입 셀인 경우)이면, 비트선 전압과 워드선 전압은 모두 0V이기 때문에, 기입 혹은 소거는 행해지지 않는다. 이에 비하여, 비트선 BL에 판독된 선택 셀의 전압이 Vpp(즉, 소거 셀인 경우)이면, 자동적으로 재소거가 행해진다.

상기 리라이트 및 재소거가 행해지는 동안, 비선택 셀의 워드선 NSWL의 전압은 중간 전압 Vm으로 되어 있기 때문에, 리라이트 및 재소거는 행해지지 않는다.

이 후, /WE 신호가 비활성화되고, 프리차지 리세트 신호 /ΦP가 "H" 레벨로 되어 감지 증폭기 SA가 리세트된다. 또한, 비선택 셀의 워드선 NSWL의 전압이 중간 전압 Vm으로부터 0V로 리세트되고, 또한, /RE 신호가 비활성화되고, 리라이트 모드가 종료된다.

상술한 바와 같이, 본 실시예의 강유전체 메모리는, MFMIS 구조의 강유전체 메모리 셀이 매트릭스 형상으로 배열된 셀 어레이를 갖는다. 동일 행의 강유전체 메모리 셀의 각 게이트는 공통의 워드선에 접속된다. 동일 열의 강유전체 메모리 셀의 각 드레인은 공통의 비트선에 접속된다. 동일 행의 강유전체 메모리 셀의 각 소스는 공통의 소스선에 접속된다. 이 강유전체 메모리는, 데이터의 판독 모드, 기입 모드, 소거 모드, 리라이트 모드를 선택적으로 실행할 수 있다.

상기 리라이트 모드의 동작에서는, 선택된 강유전체 메모리 셀의 게이트에 접속되는 워드선에 판독 전압(도 6에서는 Vr)을 인가하여 강유전체 메모리 셀의 데이터를 비트선에 판독한다. 그 직후, 연속하여 상기 워드선에 기입 전압(도 6에서는 Vpp), 또한 연속하여 소거 전압(도 6에서는 0V)을 인가한다. 또한, 이와 병행하여, 셀의 데이터가 비트선에 판독된 전압을 고내압 감지 증폭기에 의해 증폭 래치한 후, 그 래치된 전압을 비트선에 피드백한다.

이에 의해, 상기 비트선에 판독된 메모리 셀의 데이터가 기입 상태(또는 소거 상태)이면 리라이트(또는 재소거)를 실행하고, 내부 회로에서 자동적으로 강유전체 메모리 셀로의 데이터의 리라이트 동작을 실현할 수 있다. 이 리라이트 동작을 행함으로써, 항상 안정된 메모리 정보를 확보할 수 있다. 이 효과는, 강유전체 메모리 셀의 강유전체막의 막질 저하, 혹은, 비선택 셀로의 전기적 간섭 등에 수반하여, 메모리 정보 보존 시간(retention)이 저하되는 경우에 특히 유효하다.

주지하는 바와 같이, DRAM의 리프레시 모드는, 판독 동작 후의 리라이트 동작이 항상 일체로서 행해진다. 이에 대하여, 본 실시예의 강유전체 메모리에서는, 판독 모드와 리라이트 모드를 독립적으로 취급(선택)할 수 있다. 따라서, 통상은 판독 모드에 부수되어 리라이트 모드를 실행함과 함께, 임의의 일정 사이클(예를 들면 1일마다)로, 메모리 소자의 리텐션 능력에 따라 리라이트 모드만을 실행하는 설정을 행할 수 있다.

이와 같이, 임의의 일정 사이클로 리텐션 능력에 따라 리라이트 모드를 실행하기 때문에, 다음과 같은 양태를 채용할 수 있다. 예를 들면, 시스템 회로(11)(도 1 참조)가 형성된 시스템 LSI에 본 실시예의 강유전체 메모리가 혼재되는 경우를 상정한다. 이 경우, 시스템 LSI의 전원이 온 상태인 동안에 강유전체 메모리 셀의 데이터의 보존 시간을 모니터한다. 그리고, 이 데이터 보존 시간이 사전에 지정된 일정 시간(1일, 3일, 5일 등)을 초과하기 직전에, 시스템 내부에서 자동적으로 강유전체 메모리 셀에 대하여 데이터의 리라이트 동작을 실행한다.

또한, 강유전체 메모리 셀의 데이터를 유지하기 위해, 다음과 같은 양태를 채용할 수 있다. 즉, 시스템 LSI의 전원이 오프 상태로 되기 직전에, 강유전체 메모리 셀이 보존하는 데이터를 기억 장치(12)(도 1 참조)에 저장한다. 이 기억 장치는, 예를 들면, 시스템 LSI 내부의 EEPROM 등의 불휘발성 메모리 혹은 시스템 LSI 외부의 기억 장치로 할 수 있다. 그리고, 시스템 LSI의 전원이 온 상태로 된 직후에, 이 기억 장치로부터 저장된 데이터를 강유전체 메모리 셀로 복귀시킨다(로드한다).

<제1 실시예의 변형예>

상술한 제1 실시예의 리라이트 모드에서, 리라이트 및 재소거의 순서를 반대로 하도록 변경할 수 있다. 이 경우에는, 상기 제1 페이즈로서, 선택 셀의 워드선 SWL을 0V로 강압시킨다. 또한, 상기 제2 페이즈로서, 선택 셀의 워드선 SWL의 전압을 0V로부터 Vpp로 승압한 후, /WE 신호를 비활성화했을 때에 선택 셀의 워드선 SWL의 전압을 0V로 강압시킨다.

<제2 실시예 : 감지 증폭기 SA의 전환>

상기 제1 실시예에서는, 비트선 전압이 고전압 Vpp로 되는 리라이트 동작에 기인하여, 고내압 감지 증폭기 H-SA를 이용한다. 한편, 리라이트 모드가 아닌 통상의 판독 모드 시에 사용하는 감지 증폭기 SA에 대해서는 상술하지 않는다.

통상의 판독 모드 시에 고내압 감지 증폭기 H-SA를 사용하면, 판독 시간의 지연을 수반할 가능성이 있다. 제2 실시예는, 이러한 관점에 기초하는 감지 증폭기 SA의 전환에 관한 것이다.

도 8은 제2 실시예에 따른 MFMIS 구조의 강유전체 메모리에서 사용되는 2종류의 감지 증폭기 및 그 전환 회로의 일례를 도시하는 회로도이다.

이 감지 증폭기의 전환 회로에서, 제어 클럭 φ1에 의해 스위치 제어되는 제1 트랜스퍼 게이트(81)를 통해, 비트선 BL에 고내압 감지 증폭기 H-SA(82)가 접속된다. 또한, 반전 제어 클럭 /Φ1에 의해 스위치 제어되는 제2 트랜스퍼 게이트(83)를 통해, 비트선 BL에 저내압 감지 증폭기 L-SA(84)가 접속된다. 고내압 감지 증폭기 H-SA(82) 및 저내압 감지 증폭기 L-SA(84)에는, 이들 감지 증폭기의 출력을 선택적으로 감지 증폭하는 판독 회로(85)가 접속된다. 제어 클럭 φ2는, H-SA를 사용할 때, 판독 동작은 행하지 않고 리라이트 동작만을 행한다.

이러한 구성에 의해, 리라이트 모드 시에는 고내압 감지 증폭기 H-SA를 사용하고, 통상의 판독 모드 시에는 고속의 저내압 감지 증폭기 L-SA를 이용할 수 있다. 따라서, 통상의 판독 동작 시에, 고속의 저내압 감지 증폭기 L-SA를 사용함으로써, 고내압 감지 증폭기 H-SA를 사용하는 경우에 발생하는 판독 시간의 지연을 회피할 수 있다고 하는 효과가 얻어진다.

또한, 상기 각 실시예에서, 래치형 감지 증폭기에 한정되지 않고, 다른 타입의 감지 증폭기를 이용하여 통상의 판독/리라이트 모드에서의 감지 증폭 및 비트선에의 피드백을 행하도록 해도 된다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

상기 각 실시예에 따른 강유전체 반도체 메모리에 따르면, MFMIS 구조의 강유전체 메모리 셀에 대한 리라이트 기능에 의해, 리라이트 모드를 실행할 수 있다. 이 때문에, 강유전체 메모리 셀의 강유전체막의 막질 저하, 혹은, 비선택 셀의 전기적 디스터브 등에 수반하여, 메모리 정보 보존 시간(retention)이 저하되는 경우에도, 리라이트 동작을 행함으로써, 항상 안정된 메모리 정보를 확보할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 강유전체 메모리의 일부를 도시하는 회로도.

도 2a 내지 도 2c는 도 1에 도시한 강유전체 메모리의 데이터의 기입(Program) 모드, 데이터의 소거(Erase) 모드 및 데이터의 판독(Read) 모드를 각각 도시하는 회로도.

도 3은 도 2a에 도시한 기입 모드의 동작예를 도시하는 타이밍차트.

도 4는 도 2b에 도시한 소거 모드의 동작예를 도시하는 타이밍차트.

도 5는 도 2c에 도시한 판독 모드의 동작예를 도시하는 타이밍차트.

도 6은 도 1에 도시한 강유전체 메모리의 리라이트 모드의 동작예를 도시하는 타이밍차트.

도 7은 도 6에 도시한 리라이트 모드에서 사용되는 고내압용의 비트선 감지 증폭기의 일례를 나타내는 회로도.

도 8은 본 발명의 제2 실시예에 따른 강유전체 메모리에서 사용되는 2종류의 감지 증폭기 및 그 전환 회로의 일례를 도시하는 회로도.

도 9는 1T·1C형의 대표적인 강유전체 메모리 셀의 구조를 도시하는 단면도.

도 10은 본 발명의 실시예에 따른 1T형의 MFMIS 구조의 강유전체 메모리 셀을 도시하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

S, 1, 2, 3 : 선택 셀

4 : 워드선 구동 회로

5 : 비트선 구동 회로

6 : 감지 회로

7 : 소스선 구동 회로

11 : 시스템 회로

12 : 기억 장치

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12. 복수의 강유전체 메모리 셀이 매트릭스 구성으로 배열된 셀 어레이 - 각 메모리 셀은, 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 게이트 전극부로서 형성된 금속막/강유전체막/금속막의 적층 구조를 갖는 캐패시터를 포함함 -와;

    상기 메모리 셀에 대한 데이터의 판독, 기입, 소거를 각각 행하는 판독 모드, 기입 모드, 소거 모드 외에, 각 메모리 셀에 기억된 데이터를 리라이트하여 리프레시하는 리라이트 모드를 선택적으로 실행하는 회로부를 구비하는 강유전체 반도체 메모리로서,

    상기 강유전체 메모리 셀은 게이트, 드레인, 소스를 가지고;

    상기 회로부는,

    상기 메모리 셀의 상기 매트릭스 구성의 행에 일대일로 대응하여 배치되고, 각 워드선은 상기 동일 행에서 복수의 메모리 셀의 게이트에 접속되어 있는 워드선들과,

    상기 메모리 셀의 상기 매트릭스 구성의 열에 일대일로 대응하여 배치되고, 각 비트선은 상기 동일 열에서 복수의 메모리 셀의 드레인에 접속되어 있는 비트선들과,

    상기 메모리 셀의 상기 매트릭스 구성의 행에 일대일로 대응하여 배치되고, 각 소스선은 상기 동일 행에서 복수의 메모리 셀의 소스에 접속되어 있는 소스선들을 구비하며,

    상기 회로부는 상기 비트선에 접속되는 감지 회로로 구성되고;

    상기 감지 회로는 고내압 감지 증폭기와 저내압 감지 증폭기로 구성되며,

    상기 회로부는, 상기 메모리 셀로부터의 데이터를 판독하기 위해서 상기 저내압 감지 증폭기를 사용하고, 상기 리라이트 모드에서 피드백되는 상기 전압을 증폭하는 데 상기 고내압 감지 증폭기를 사용하도록, 상기 감지 증폭기를 전환하는 것

    을 특징으로 하는 강유전체 반도체 메모리.
13. 제12항에 있어서,

    상기 고내압 감지 증폭기는 비트선 전압을 래치하는 차동 감지 증폭기를 구비하며, 상기 차동 감지 증폭기는, 상기 기입 모드에서 사용되는 상기 기입 전압에 견디는 복수의 고내압 MIS 트랜지스터로 셋업되는 것을 특징으로 하는 강유전체 반도체 메모리.
14. 제12항에 있어서,

    상기 메모리는, 시스템 회로가 형성된 시스템 집적 회로에 탑재되고, 상기 시스템 집적 회로의 전원이 온인 동안, 상기 메모리 셀의 데이터 보유 시간이 모니터링되고, 또한 상기 데이터 보유 시간이 미리 지정된 일정 시간을 초과하기 직전에, 상기 리라이트 모드가 자동적으로 실행되는 것을 특징으로 하는 강유전체 반도체 메모리.
15. 제12항에 있어서,

    상기 메모리는, 시스템 회로가 형성된 시스템 집적 회로에 탑재되며, 상기 시스템 집적 회로의 전원이 오프 상태로 되기 직전에, 상기 메모리 셀이 보존하는 데이터가 기억 장치에 저장되고, 상기 시스템 집적 회로의 전원이 온 상태로 된 직후에, 상기 기억 장치로부터 데이터가 상기 메모리 셀로 복귀되는 강유전체 반도체 메모리.
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