KR100524934B1 - Apparatus for synchronizing frame for burst mode receiver and method thereof - Google Patents
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Abstract
버스트 모드 수신기를 위한 프레임 동기 장치 및 그 방법이 개시된다. 본 발명에 따른 프레임 동기 장치는 수신신호 패턴 과 프리앰블 패턴 Ii+jQi간의 상관함수를 계산하고, 계산된 결과에서 실수부를 실수채널 프레임 동기 결과값으로, 허수부를 허수채널 프레임 동기 결과값으로서 각각 구하고, 그 결과를 출력하는 상관기부, 상기 실수채널 프레임 동기 결과값을 소정의 비선형 함수를 이용하여 비선형 처리하고, 비선형 처리된 결과값을 소정의 임계값과 비교하여 그 결과를 출력하는 실수채널 처리부, 상기 허수채널 프레임 동기 결과값을 상기 비선형 함수를 이용하여 비선형 처리하고, 비선형 처리된 결과값을 상기 임계값과 비교하여 그 결과를 출력하는 허수채널 처리부 및 상기 실수채널 처리부와 허수채널 처리부에서 각각 출력되는 비교 결과를 논리합하여 프레임 동기가 이루어졌는가를 나타내는 프레임 동기 데이터를 출력하는 논리합부를 포함하는 것을 특징으로 하며, 수신 신호와 프리앰블 사이의 상관성을 이용하므로, 신뢰도가 높으면서도 간단하게 프레임 동기를 이룰 수 있다.Disclosed are a frame synchronization device and a method thereof for a burst mode receiver. Frame synchronization device according to the present invention is a received signal pattern And a correlation function for calculating the correlation function between the preamble pattern I i + jQ i , calculating the real part as the real channel frame synchronization result value, the imaginary part as the imaginary channel frame synchronization result value, and outputting the result, respectively. A real channel processing unit for performing non-linear processing of the real channel frame synchronization result value using a predetermined nonlinear function, comparing the non-linear processed result value with a predetermined threshold value, and outputting the result of the imaginary channel frame synchronization result; Frame synchronization is performed by performing a non-linear processing using a function and comparing the non-linear processed result value with the threshold value to logically combine the imaginary channel processor and the comparison result output from the real channel processor and the imaginary channel processor, respectively. And a logical sum for outputting frame synchronization data indicating whether there is a loss. With, and so using a correlation between the received signal and the preamble, the reliability is also simple to achieve frame synchronization nopeumyeonseo.
Description
본 발명은 프레임 동기 장치에 관한 것으로, 특히, 댁(deck)내에 포설된 전화선로(phone line)를 이용하여 홈 네트워킹(home networking) 시스템을 구현하기 위한 버스트 모드 수신기(burst mode receiver)를 위한 프레임 동기 장치 및 그 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization device, and in particular, a frame for a burst mode receiver for implementing a home networking system using a phone line installed in a home. A synchronization device and a method thereof.
버스트 모드 수신기에서 프레임 동기의 결과는 저전력 설계와 동기 알고리듬의 데이터 보조(Data-aided:DA)모드 동작을 가능하게 하고, 위상 모호성(phase ambiguity) 등을 해결할 수 있는 정보를 제공한다. 그러나, 종래의 프레임 동기 알고리듬들은 수신신호의 전력 성분을 임계값과 비교하는 방식이 주를 이루었다. 그러나 수신신호의 전력 성분을 임계값과 비교하는 방식은 전화선 모뎀을 이용하는 버스트 모드 수신기에는 적합하지 않다. 따라서 이 방식에 의한 프레임 동기 결과를 DA 모드 동작을 위한 제어신호로 사용하기가 곤란하다. The result of frame synchronization in a burst mode receiver enables data-aided (DA) mode operation of low power designs and synchronization algorithms, and provides information to resolve phase ambiguity and the like. However, the conventional frame synchronization algorithms mainly use a method of comparing a power component of a received signal with a threshold value. However, the method of comparing the power component of the received signal with a threshold is not suitable for a burst mode receiver using a telephone line modem. Therefore, it is difficult to use the frame synchronization result by this method as a control signal for the DA mode operation.
또 다른 방식으로, 전력을 일정한 윈도우(window)동안 계산하여 프레임 동기를 수행하는 방식이 있다. 그러나, 이는 정확도가 낮기 때문에 전송한 프리앰블을 활용하여 수신기를 DA 모드로 동작시킬 수 없어 성능이 저하되고, 추가적으로 위상 모호성 등을 해결해야 할 필요가 있다. Another way is to perform frame synchronization by calculating power for a given window. However, due to the low accuracy, the receiver cannot be operated in the DA mode by using the transmitted preamble, so that the performance is degraded and the phase ambiguity and the like need to be further addressed.
본 발명이 이루고자 하는 기술적 과제는 수신 신호와 프리앰블 사이의 상관성을 이용하여 신뢰도가 높으면서도 간단히 구현될 수 있는 프레임 동기 장치를 제공하는 데 있다.An object of the present invention is to provide a frame synchronization device that can be easily implemented with high reliability by using a correlation between a received signal and a preamble.
본 발명이 이루고자 하는 다른 기술적 과제는 수신 신호와 프리앰블 사이의 상관성을 이용하여 신뢰도가 높으면서도 간단히 구현될 수 있는 프레임 동기 방법을 제공하는 데 있다. Another object of the present invention is to provide a frame synchronization method that can be easily implemented with high reliability by using a correlation between a received signal and a preamble.
상기 과제를 이루기 위해, 본 발명에 따른 프레임 동기 장치는 수신신호 패턴 과 프리앰블 패턴 Ii+jQi간의 상관함수를 계산하고, 계산된 결과에서 실수부를 실수채널 프레임 동기 결과값으로, 허수부를 허수채널 프레임 동기 결과값으로서 각각 구하고, 그 결과를 출력하는 상관기부, 실수채널 프레임 동기 결과값을 소정의 비선형 함수를 이용하여 비선형 처리하고, 비선형 처리된 결과값을 소정의 임계값과 비교하여 그 결과를 출력하는 실수채널 처리부, 허수채널 프레임 동기 결과값을 비선형 함수를 이용하여 비선형 처리하고, 비선형 처리된 결과값을 임계값과 비교하여 그 결과를 출력하는 허수채널 처리부 및 실수채널 처리부와 허수채널 처리부에서 각각 출력되는 비교 결과를 논리합하여 프레임 동기가 이루어졌는가를 나타내는 프레임 동기 데이터를 출력하는 논리합부를 포함하는 것이 바람직하다.In order to achieve the above object, the frame synchronization device according to the present invention is a received signal pattern And a correlation function between the preamble pattern I i + jQ i , the real part is obtained as the real channel frame synchronization result value, the imaginary part is the imaginary channel frame synchronization result value, and the correlator part which outputs the result. A real channel processing unit for non-linear processing the channel frame synchronization result value using a predetermined nonlinear function, and comparing the non-linear processed result value with a predetermined threshold value and outputting the result using a nonlinear function. Frame synchronization indicating whether frame synchronization has been performed by comparing the results of the imaginary channel processing unit and the real channel processing unit and the imaginary channel processing unit that output the result by comparing the nonlinear processing result with a threshold value. It is preferable to include a logical sum portion for outputting data.
상기 과제를 이루기 위해, 본 발명에 따른 프레임 동기 장치는 수신신호 패턴 의 실수부인와 프리앰블 패턴 Ii+jQi의 실수부인 Ii의 상관함수를 실수채널 프레임동기 결과값으로 구하는 실수채널 상관함수 계산부, 수신신호의 패턴 의 허수부인 와 프리앰블 패턴 Ii+jQi의 허수부인 Qi의 상관함수를 허수채널 프레임동기 결과값으로 구하는 허수채널 상관함수 계산부, 실수채널 프레임동기 결과값 및 허수채널 프레임동기 결과값을 가산하는 가산기 및 가산기에서 가산된 결과값을 소정의 임계값과 비교하고, 비교 결과를 프레임 동기가 이루어졌는가의 여부를 나타내는 프레임 동기 데이터로서 출력하는 비교기를 포함하여 구성되는 것이 바람직하다.In order to achieve the above object, the frame synchronization device according to the present invention is a received signal pattern Mrs. Mistake Real channel correlation function calculation unit, which calculates the correlation function I i, which is the real part of the preamble pattern I i + jQ i , as the real channel frame synchronization result, and the pattern of the received signal. Mrs. Imaginary And an imaginary channel correlation function calculating unit for calculating a correlation function of Q i , an imaginary part of the preamble pattern I i + jQ i , as an imaginary channel frame synchronization result, an adder for adding a real channel frame synchronization result and an imaginary channel frame synchronization result; And a comparator for comparing the result value added by the adder with a predetermined threshold value and outputting the comparison result as frame synchronization data indicating whether or not frame synchronization has been performed.
상기 다른 과제를 이루기 위해, 본 발명에 따른 프레임 동기 방법은 수신신호 패턴 과 프리앰블 패턴 Ii+jQi간의 상관함수를 계산하고, 계산된 결과에서 실수부를 실수채널 프레임 동기 결과값으로, 허수부를 허수채널 프레임 동기 결과값으로서 각각 구하는 (a)단계, 실수채널 프레임동기 결과값 및 허수채널 프레임동기 결과값 각각을 소정의 비선형 함수를 이용하여 비선형 처리를 하는 (b)단계, (b)단계에서 비선형 처리된 결과값을 소정의 임계값과 각각 비교하여 논리 레벨의 비교 결과를 생성하는 (c)단계 및 (c)단계의 비교 결과를 논리 합하고, 논리 합된 결과를 프레임 동기가 이루어졌는가를 나타내는 프레임 동기 데이터로서 생성하는 (d)단계를 포함하는 것이 바람직하다.In order to achieve the above another object, the frame synchronization method according to the present invention is a received signal pattern And calculating the correlation function between the preamble pattern I i + jQ i and calculating the real part as the real channel frame synchronization result and the imaginary part as the imaginary channel frame synchronization result from the calculated result. A comparison result of the logic level is obtained by comparing the nonlinear processing of the values and the imaginary channel frame synchronization results with a predetermined nonlinear function, respectively, with the predetermined thresholds. And (d) generating logical sums of the comparison results of steps (c) and (c), and generating the result of the logical sum as frame synchronization data indicating whether frame synchronization has been performed.
상기 다른 과제를 이루기 위해, 본 발명에 따른 프레임 동기 방법은 수신신호 패턴 의 실수부인와 프리앰블 패턴 Ii+jQi의 실수부인 Ii의 상관함수를 실수채널 프레임동기 결과값으로서, 수신신호 패턴 의 허수부인와 프리앰블 패턴 Ii+jQi의 허수부인 Qi의 상관함수를 허수채널 프레임동기 결과값으로 각각 구하는 (a)단계, 실수채널 프레임동기 결과값 및 허수채널 프레임동기 결과값을 가산하는 (b)단계 및 가산기에서 가산된 결과값을 소정의 임계값과 비교하고, 비교 결과를 프레임 동기가 이루어졌는가의 여부를 나타내는 프레임 동기 데이터로서 생성하는 (c)단계를 포함하는 것이 바람직하다.In order to achieve the above another object, the frame synchronization method according to the present invention is a received signal pattern Mrs. Mistake And the correlation function of I i, which is the real part of the preamble pattern I i + jQ i , as a result of real channel frame synchronization. Mrs. Imaginary And preamble pattern I i + jQ i of which is added to each to obtain (a) step, the real channel frame synchronization result and imaginary channel frame synchronization results of the correlation function of the imaginary denied Q i the imaginary channel frame synchronization result (b) And a step (c) of comparing the resultant value added by the adder with a predetermined threshold value and generating the comparison result as frame synchronization data indicating whether or not frame synchronization has been performed.
이하, 본 발명에 따른 프레임 동기 장치 및 그 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다. Hereinafter, a frame synchronization device and a method thereof according to the present invention will be described with reference to the accompanying drawings.
도 1은 프레임 동기 장치를 적용한 버스트 모드 수신기를 개략적으로 나타내는 블록도이다. 1 is a block diagram schematically illustrating a burst mode receiver to which a frame synchronization device is applied.
전화선을 이용하여 패킷 데이터를 전송할 수 있는 버스트 모드 수신기는 짧은 프리앰블 구간내에 동기부 수렴이 완료되어야 하므로 우수한 초기 포착(acquisition) 성능이 강조된다. 이러한 이유에서 수신기의 동기부 알고리듬은 순방향 방식의 일괄축적 복조방식(block demodulation)으로 설계한다. 또한, 프레임 시작부분에 삽입되는 프리앰블을 효과적으로 활용하기 위해 동기부들을 가급적 데이터 보조 방식으로 설계한다. A burst mode receiver capable of transmitting packet data using a telephone line has to achieve synchronization convergence within a short preamble period, which emphasizes excellent initial acquisition performance. For this reason, the synchronization algorithm of the receiver is designed by block demodulation in a forward manner. In addition, in order to effectively utilize the preamble inserted at the beginning of the frame, the synchronizers are designed in a data assisted manner.
전화선 채널은 AWGN(addictive White Gaussian Noise)의 영향이 미미하나 각종 다중경로(multipath)로 인한 인접 심벌간 간섭이 심각하다. 전화선 채널에서 주파수 오프셋이 발생할 가능성은 거의 없다고 가정할 수 있으므로 송수신단 오실레이터에서 발생하는 클럭 불안정도(clock instability)가 주파수 오프셋의 전부라 할 수 있다. 따라서, 일반적인 홈 네트워크용 수신기는 AGC(Automatic Gain Control), STR(Symbol Timing Recovery), CR(Carrier Recovery), 등화기(equalizer) 그리고, 프레임 동기부(Frame Synchronizer)등을 기본으로 구성되며, 이는 도 1에 도시된 바와 같이 설계될 수 있다. The telephone line channel has a minimal influence of AWGN (addictive white Gaussian noise), but severe interference between adjacent symbols due to various multipaths. It can be assumed that the frequency offset is unlikely to occur in the telephone line channel, so the clock instability of the transceiver oscillator is the frequency offset. Thus, a typical home network receiver is composed of AGC (Automatic Gain Control), Symbol Timing Recovery (STR), Carrier Recovery (CR), Equalizer, and Frame Synchronizer. It may be designed as shown in FIG.
도 1을 참조하여, 수신기의 이득조절은 ADC의 성능을 최적화하는 동시에 다중레벨 QAM(quadrature amplitude modulation) 신호에 대한 진폭 왜곡을 적절하게 보상하기 위해 제1 및 제2이득조절부(160,240)를 통해 2단계로 수행된다. 제1이득 조절부(160)는 패스 밴드(passband)에서 프레임 동기 이전에 거친(coarse)이득조절을 수행한다. 제2이득 조절부(240)는 베이스밴드(baseband)에서 프레임 동기 이후에 미세한(fine) 이득 조절을 수행함으로써, 수신기(100)의 성능을 개선시킨다. 제1이득조절부(160)는 구조상 역방향 방식으로, 제2이득조절부(240)는 순방향 방식으로 각각 설계하고, 제1 및 제2이득조절부(160,240) 모두 소정의 윈도우 구간동안 계산하여 그 결과를 윈도우가 끝난 시점부터 고정적으로 적용한다. Referring to FIG. 1, the gain control of the receiver is performed through the first and second gain control units 160 and 240 to optimize the performance of the ADC and to properly compensate for the amplitude distortion of the multilevel quadrature amplitude modulation (QAM) signal. It is performed in two steps. The first gain control unit 160 performs coarse gain control before frame synchronization in a passband. The second gain control unit 240 performs fine gain adjustment after frame synchronization in the baseband, thereby improving performance of the receiver 100. The first gain control unit 160 is designed in a reverse direction, the second gain control unit 240 is designed in a forward manner, respectively, and both the first and second gain control units 160 and 240 calculate the predetermined window period. Apply the result fixedly from the end of the window.
STR(180)은 버스트 모드에 적합한 순방향 방식으로 설계하고 패로우(farrow) 구조를 갖는 큐빅(cubic) 보간기를 이용하여 타이밍 오프셋을 보상한다. The STR 180 is designed in a forward manner suitable for burst mode and compensates for timing offset using a cubic interpolator with a farrow structure.
반송파 복구부(280)는 프리앰블을 활용한 데이터 보조 방식으로 설계하는데 주파수 오프셋이 충분히 작으므로 별도의 주파수 오프셋 보상 회로(Automatic Frequency Control:AFC)의 도움 없이 역방향 위상 오프셋 보상 회로만으로 설계한다. 이처럼, 위상 동기 알고리듬을 역방향 방식으로 선택한 이유는 시뮬레이션 수행 결과 경험적으로 프리앰블에서 포착한 초기동기를 페이로드 영역에서 놓치지 않고 유지하는 것이 보다 중요하다고 판단되기 때문이다. Carrier recovery unit 280 is designed in a data-assisted method using a preamble, so the frequency offset is small enough, only the reverse phase offset compensation circuit without the aid of a separate frequency offset compensation (AFC). As such, the reason why the phase synchronization algorithm is selected in the reverse direction is that, as a result of the simulation, it is more important to empirically determine that the initial synchronization captured by the preamble is not missed in the payload region.
등화기부(260)는 등화기(equalizer; 262) 및 등화기 업데이트 회로(264)를 구비한다. 등화기(262)는 통신채널(예를 들면, 전화 라인)에 의해 발생되는 선형왜곡(linear distortions)을 보상하되, 프리앰블을 활용할 수 있도록 데이터 보조방식으로 설계된다. 또한, 열악한 채널환경에서도 우수한 성능을 나타내는 비선형 등화기의 일종인 판정궤환등화기(decision feedback equalizer)로 구성된다. 등화기 업데이트 회로(264)는, 슬라이서(300)의 출력신호에 응답해서 등화기(262)에 사용되는 변수들을 업데이트 한다. Equalizer 260 includes an equalizer 262 and an equalizer update circuit 264. The equalizer 262 is designed in a data-assisted manner to compensate for linear distortions caused by a communication channel (eg, a telephone line), but to utilize a preamble. Also, it is composed of a decision feedback equalizer, which is a kind of nonlinear equalizer that shows excellent performance even in a poor channel environment. The equalizer update circuit 264 updates the variables used in the equalizer 262 in response to the output signal of the slicer 300.
한편, 성능개선의 일환으로 반송파 동기 알고리듬과 등화기(262)를 서로 시간차를 두어 동작시킬 수 있다. 이것은 등화기(262)와 방송파 동기부(280)를 동시에 동작시킬 경우 반송파 동기 과정이 오히려 등화기(262)의 동작을 방해할 수 있기 때문이다. 따라서, 도 1에 도시된 바와 같이, 등화기(262)를 먼저 동작시켜 채널에 의한 심벌간 간섭을 줄인 후 반송파 동기부(280)를 동작시키면 보다 안정되고 빠른 초기동기를 획득할 수 있다. 한편, 반송파 동기부(280)와 등화기(262)를 데이터 보조 방식으로 동작시키기 위해서는 정확한 버스트 도착 시점을 검출할 수 있는 프레임 동기가 반드시 선행되어야 한다.Meanwhile, as part of performance improvement, the carrier synchronization algorithm and the equalizer 262 may be operated with a time difference from each other. This is because the carrier synchronization process may interfere with the operation of the equalizer 262 when the equalizer 262 and the broadcast wave synchronizer 280 are operated at the same time. Accordingly, as shown in FIG. 1, when the equalizer 262 is operated first to reduce inter-symbol interference by the channel, and then the carrier synchronizer 280 is operated, more stable and faster initial synchronization can be obtained. Meanwhile, in order to operate the carrier synchronizer 280 and the equalizer 262 in a data assisted manner, frame synchronization capable of detecting an accurate burst arrival time must be preceded.
프레임 동기부(200)는 제1이득조절부(160)와 STR(180)을 통과한 신호를 이용하여 동작하고 그 결과는 반송파 동기부(280)와 등화기(262)에 입력되어 데이터 보조 방식의 동기화가 가능하도록 한다.The frame synchronizer 200 operates by using the signals passed through the first gain adjuster 160 and the STR 180, and the result is input to the carrier synchronizer 280 and the equalizer 262 to provide data assistance. Enable synchronization.
한편, 프레임 동기부(200)와 별도로 수신기의 저전력 설계를 도모하고, MAC 계층의 타임슬롯제어를 위한 목적으로 모든 동기부에 선행하여 버스트 시작시점을 대략적으로 검출할 수 있는 캐리어 센스(carrier sense:CS) 알고리듬이 필요하다. CS 알고리듬을 구현하는 반송파 감지부(185)는 노치필터(104)의 위치에 따라 도 1에 도시된 바와 같이 STR(180)의 일부, 또는 제1이득 조절부(160)의 일부를 공유하여, 하드웨어에 큰 부담을 주지 않으면서 간단히 구현될 수 있다. On the other hand, the carrier sense to achieve a low power design of the receiver separately from the frame synchronizer 200 and to roughly detect the burst start time in advance of all the synchronizers for the purpose of time slot control of the MAC layer. CS) An algorithm is required. The carrier detecting unit 185 implementing the CS algorithm shares a part of the STR 180 or a part of the first gain adjusting unit 160 as shown in FIG. 1 according to the position of the notch filter 104. It can be simply implemented without putting a heavy burden on hardware.
만일, 반송파 감지부(185)에 의하여 수행된 반송파 감지결과(CS)가 1 심벌 오차도 없이 정확한 버스트 위치를 나타낼 수 있다면, 반송파 감지부(185)는 프레임 동기기능까지도 대신할 수 있다. If the carrier detection result CS performed by the carrier detection unit 185 can indicate an accurate burst position without a symbol error, the carrier detection unit 185 may replace the frame synchronization function.
그러나, 일반적인 수신기에는 채널환경에 따른 오차가 존재하기 때문에, 버스트 모드수신기는 정확한 버스트를 검출위기 위하여 반송파 감지기능과 프레임 동기기능을 별도로 구비되어야 한다.However, since there is an error according to the channel environment in a general receiver, a burst mode receiver must be separately provided with a carrier sensing function and a frame synchronization function in order to detect an accurate burst.
프레임 동기는 버스트 단위로 전송하는 TDMA(time division multiple access) 시스템에서 프레임이 수신부에 도착하는 정확한 시점을 찾아내는 기능을 수행한다. 프레임 동기 결과는 수신부에서 크게 2가지 측면에서 이용될 수 있다. 첫째, 수신부의 각종 알고리듬들의 동작 시점(power on)을 결정하는 데 사용될 수 있다. 대부분의 수신기는 동작모드 외에 대기모드(stand-by mode)를 추가로 정의하여 프레임이 존재하지 않는 상황에서 불필요한 수신기 동작으로 인한 전력소모를 방지한다. 둘째, 프리앰블을 사용하는 시스템의 수신기 동기부를 데이터 보조 방식으로 동작시킬 수 있도록 한다. 송신기와 수신기가 미리 약속한 특정 프리앰블의 상관성을 동기 알고리듬에 이용하는 기법이다. Frame synchronization performs a function of finding the exact time frame arrives at the receiver in a time division multiple access (TDMA) system that transmits in burst units. Frame synchronization results can be used in two aspects in the receiver. First, it can be used to determine the power on of various algorithms of the receiver. Most receivers define stand-by mode in addition to the operation mode to prevent power consumption due to unnecessary receiver operation in the absence of a frame. Second, the receiver synchronization unit of the system using the preamble can be operated in a data-assisted manner. It is a technique that uses the correlation of a specific preamble promised by a transmitter and a receiver in a synchronization algorithm.
예컨대, 홈 PNA 2.0 시스템은 16 심벌(2Mbaud 기준)의 프리앰블을 4 번 반복한 총 64 심벌의 프림앰블(PREAMBLE64)을 사용하므로 프레임 동기의 중요성은 더욱 강조된다. For example, the home PNA 2.0 system uses a total of 64 symbols of the PIMamble (PREAMBLE64), which is repeated four times of the 16 symbols (based on 2Mbaud), so the importance of frame synchronization is further emphasized.
한편, 전술된 바와 같이, 수신신호와 프리앰블의 상관성을 동기 알고리듬에 이용할 경우, 송신부에서 전송한(수신부에서 저장하고 있는) i번째 프리앰블 패턴을 라 하고, 수신 신호를 경판정한(hard-limited) i번째 패턴을 라고 할 때 프레임동기에서 사용되는 상관 결과 F는 다음 수식 1과 같다.On the other hand, as described above, when the correlation between the received signal and the preamble is used in the synchronization algorithm, the i-th preamble pattern transmitted from the transmitter (stored in the receiver) is used. The i-th pattern of hard-limited In this case, the correlation result F used in frame synchronization is shown in Equation 1 below.
여기서, N은 프리앰블 심벌수이다. 수학식 1에서 진폭과 위상성분을 분리하여 정리하면 다음 수학식 2와 같다. Here, N is the number of preamble symbols. When the amplitude and phase components are separated and arranged in Equation 1, Equation 2 is obtained.
여기서, m,k는 홀수(1,3,5,7, ...)이고, n은 정수(1,2,3,4, ...)이며, 2n=k-m을 만족한다. 홈 PNA 2.0시스템의 경우 16개(N=16)의 프리앰블 심벌을 QPSK로 변조하여 전송하므로 프레임 동기 결과값은 n값에 따라 ±32j값을 가질 수 있다. 이 때, n은 k와 m의 차이에 의해 결정되는 값으로 송수신 신호간의 π/2의 정수배 위상차에 의해 결정되는 값이다. 따라서, 상관기 결과에 절대값을 사용하면 이론적으로 프레임 동기가 완료되었을 때, 최대 32를 출력하게 된다. Here, m, k is odd (1,3,5,7, ...), n is an integer (1,2,3,4, ...), and 2n = k-m is satisfied. In the case of the home PNA 2.0 system, 16 (N = 16) preamble symbols are modulated and transmitted by QPSK, and thus the frame synchronization result value may have a value of ± 32j depending on the n value. In this case, n is a value determined by the difference between k and m, and is a value determined by an integer multiple phase difference of π / 2 between transmit and receive signals. Thus, using absolute values in the correlator results in a maximum output of 32 when frame synchronization is theoretically completed.
도 2는 수학식 1을 이용한 본 발명에 따른 프레임 동기부의 일실시예를 개략적으로 나타내는 블록도이다. 본 발명의 일실시예에 따른 프레임 동기부는 경판정부(400), 상관기부(450), 실수 처리부(500), 허수 처리부(550) 및 논리합부(600)를 포함하여 구성된다. FIG. 2 is a block diagram schematically illustrating an embodiment of a frame synchronizer according to the present invention using Equation 1. Referring to FIG. The frame synchronizer according to the embodiment of the present invention includes a hard decision unit 400, a correlator unit 450, a real processor 500, an imaginary processor 550, and a logic sum unit 600.
도 2를 참조하여, 경판정부(400)는 수신신호를 파형정형하며, 파형정형된 패턴 을 생성한다. 이 경판정부(400)는 전화선을 이용하는 버스트 수신기의 경우 전화선의 이득 왜곡에 의한 영향을 최소화하기 위한 것이다. 예컨대, 도 1의 제1 이득조절부(160)에서 미처 제거되지 못한 진폭 에러로 인해 프레임 동기 여부를 판단하는 임계값이 큰 폭으로 변화하는 것에 대처하기 위한 것이다.Referring to Figure 2, the hard decision unit 400 waveform-shaped the received signal, the waveform-shaped pattern Create The hard decision unit 400 is intended to minimize the influence of gain distortion of the telephone line in the case of a burst receiver using the telephone line. For example, the first gain control unit 160 of FIG. 1 is intended to cope with a large change in the threshold for determining frame synchronization due to an amplitude error that has not been removed.
상관기부(450)는 파형정형된 패턴 과 프리앰블 패턴 Ii+jQi간의 상관함수를 계산하고, 계산된 결과서 실수부는 실수채널의 프레임 동기 결과값으로, 허수부는 허수채널의 프레임 동기 결과값으로서 각각 출력한다. 구체적으로, 상관기부(450)는 제1 및 제2실수 상관기(452,456), 제1 및 제2허수 상관기(454,458)와 제1 및 제2가산기(460,462)를 포함하여 구성된다.The correlator 450 has a corrugated pattern And a correlation function between the preamble pattern I i + jQ i and output the real part as the frame synchronization result of the real channel and the imaginary part as the frame synchronization result of the imaginary channel. Specifically, the correlator unit 450 includes first and second real correlators 452 and 456, first and second imaginary correlators 454 and 458, and first and second adders 460 and 462.
제1 및 제2실수 상관기(452,456)는 프리앰블 패턴 Ii+jQi의 실수부인 Ii 와 파형정형된 패턴의 상관함수를 계산하는 상관기들이고, 제1 및 제2허수 상관기(454,458)는 프리앰블 패턴 Ii+jQi의 허수부인 Qi 와의 상관함수를 계산하는 상관기들이다. 도시된 바와 같이, 제1 및 제2실수 상관기(452,456)는 프리앰블 패턴 Ii와 파형정형된 패턴의 상관함수계산 결과인 및를 각각 출력한다. 그리고, 제1 및 제2이미지 상관기(454,458)는 프리앰블 패턴 Qi와 파형정형된 패턴의 상관함수계산 결과인 및를 각각 출력한다.First and second real correlators (452 456) is denied in the preamble pattern I i + jQ i I i and a real pattern waveform shaping Deulyigo the correlator for calculating the correlation function, the first and second imaginary correlator (454 458) is the preamble pattern I i + jQ i Q i of the imaginary wife Correlators for computing the correlation function of. As shown, the first and second real correlators 452 and 456 have a preamble pattern I i and a corrugated pattern. Of the correlation function And Output each of them. The first and second image correlators 454 and 458 may have a preamble pattern Q i and a wave shaped pattern. Of the correlation function And Output each of them.
제1가산기(460)는 4개의 상관기들(452,454,456,458) 중 상관함수 계산 결과가 실수인 제1실수 상관기(452)와 제1허수 상관기(454)의 상관함수계산 결과 와를 가산하여 실수채널 프레임 동기 결과값으로 출력한다. 제2가산기(462)는 4개의 상관기들(452,454,456,458) 중 상관함수 계산 결과가 허수인 제2실수 상관기(456)의 상관함수 계산 결과인에서 제2허수 상관기(458)의 상관함수계산 결과인를 감산하여 허수채널 프레임 동기 결과값으로서 출력한다. 이와 같은 상관기들(452,454,456,458) 및 가산기들(460,462)의 동작에 의해 수학식 1과 같은 상관함수 계산 결과가 생성된다. 한편, 홈 PNA 2.0 시스템과 같이 16개의 프리앰블 심벌을 QPSK로 변조하여 전송하는 경우, 제1가산기(460) 또는 제2가산기(462)로 출력되는 프레임 동기 결과값은 최대 ±32를 가질 수 있다.The first adder 460 calculates the correlation function of the first real correlator 452 and the first imaginary correlator 454 whose correlation function calculation result is real among four correlators 452, 454, 456, and 458. Wow Is added to output the real channel frame synchronization result. The second adder 462 is a result of calculating the correlation function of the second real number correlator 456 whose imaginary correlation function is imaginary among four correlators 452, 454, 456, and 458. Is the result of calculating the correlation function of the second imaginary correlator Is subtracted and output as an imaginary channel frame synchronization result. The operation of the correlators 452, 454, 456, 458 and the adders 460, 462 produces a correlation function calculation result as shown in Equation (1). Meanwhile, when 16 preamble symbols are modulated by QPSK and transmitted as in the home PNA 2.0 system, the frame synchronization result value output to the first adder 460 or the second adder 462 may have a maximum of ± 32.
계속해서, 실수채널 처리부(500)는 상관기부(400)에서 계산된 실수채널 프레임 동기 결과값을 비선형 처리를 한다. 그리고, 비선형 처리된 결과를 임계값(TH)과 비교하고, 그 결과를 "로우(0)" 또는 "하이(1)"의 논리레벨로 출력한다. 구체적으로, 실수채널 처리부(500)는 제1절대값 계산기(502) 및 제1비교기(504)를 포함하여 구성된다. Subsequently, the real channel processing unit 500 performs nonlinear processing on the real channel frame synchronization result value calculated by the correlator 400. Then, the result of the nonlinear processing is compared with the threshold value TH, and the result is output at a logic level of "low (0)" or "high (1)". In detail, the real channel processor 500 includes a first absolute value calculator 502 and a first comparator 504.
제1절대값 계산기(502)는 실수채널 프레임 동기 결과값을 비선형 처리하기 위한 것으로, 상관기부(400)에서 계산된 실수채널 프레임 동기 결과값의 절대값을 계산한다. 제1비교기(504)는 제1절대값 계산기(502)에서 계산된 절대값을 임계값(TH)과 비교하여, 절대값이 임계값(TH)보다 크면 프레임 동기가 이루어졌음을 나타내는 "하이(1)"의 논리레벨을 출력하고, 절대값이 임계값(TH)보다 작으면 프레임 동기가 이루어지지 않음을 나타내는 "로우(0)"의 논리레벨을 출력한다. The first absolute value calculator 502 calculates the absolute value of the real channel frame synchronization result calculated by the correlator 400 for nonlinear processing of the real channel frame synchronization result. The first comparator 504 compares the absolute value calculated by the first absolute value calculator 502 with the threshold value TH, and indicates that frame synchronization is performed when the absolute value is greater than the threshold value TH. 1) ", and if the absolute value is less than the threshold value TH, a logic level of" low (0) "indicating that frame synchronization is not performed is output.
허수채널 처리부(550)는 상관기부(400)에서 계산된 허수채널 프레임 동기 결과값을 비선형 처리를 한다. 그리고, 비선형 처리된 결과를 절대값을 임계값(TH)과 비교하고, 그 결과를 "로우(0)" 또는 "하이(1)"의 논리레벨로 출력한다. 구체적으로, 허수채널 처리부(550)는 제2절대값 계산기(552) 및 제2비교기(554)를 포함하여 구성된다. The imaginary channel processor 550 performs nonlinear processing on the imaginary channel frame synchronization result value calculated by the correlator 400. Then, the result of the nonlinear processing is compared with the absolute value TH, and the result is output at a logic level of "low (0)" or "high (1)". Specifically, the imaginary channel processor 550 includes a second absolute value calculator 552 and a second comparator 554.
제2절대값 계산기(552)는 허수채널 프레임 동기 결과값을 비선형 처리하기 위한 것으로, 상관기부(400)에서 계산된 허수채널 프레임 동기 결과값의 절대값을 계산한다. 제2비교기(554)는 제2절대값 계산기(552)에서 계산된 절대값을 임계값(TH)과 비교하여, 절대값이 임계값(TH)보다 크면 프레임 동기가 이루어졌음을 나타내는 "하이(1)"의 논리레벨을 출력하고, 절대값이 임계값(TH)보다 작으면 프레임 동기가 이루어지지 않음을 나타내는 "로우(0)"의 논리레벨을 출력한다. The second absolute value calculator 552 calculates the absolute value of the imaginary channel frame synchronization result value calculated by the correlator 400 for nonlinear processing of the imaginary channel frame synchronization result value. The second comparator 554 compares the absolute value calculated by the second absolute value calculator 552 with the threshold value TH and indicates that frame synchronization is performed when the absolute value is greater than the threshold value TH. 1) ", and if the absolute value is less than the threshold value TH, a logic level of" low (0) "indicating that frame synchronization is not performed is output.
한편, 도 2에서는 실수채널 및 허수채널 프레임 동기값의 비선형 처리를 위해 절대값 계산기(502,552)를 이용하였으나, 제곱기 또는 4제곱기등과 같은 다른 비선형 처리기를 이용할 수 도 있다. 또한, 임계값은 프레임 동기 장치의 성능에 따라 임의로 설정할 수 있다. 전술된 바와 같이, 16개(N=16)의 프리앰블 심벌을 QPSK로 변조하여 전송하는 홈 PNA 2.0 시스템의 경우, 실수채널 또는 허수채널 프레임 동기 결과값은 n값에 따라 최대 32를 가질 수 있다. 이 때, 도 2에서와 같이 비선형 처리기로 절대값 계산기(502,554)를 이용하는 경우, 임계값은 32이하에서 임의의 값으로 설정될 수 있다. In FIG. 2, the absolute value calculators 502 and 552 are used for nonlinear processing of real and imaginary channel frame synchronization values. However, other nonlinear processors such as a squarer or a quadratic square may be used. The threshold can be arbitrarily set according to the performance of the frame synchronizer. As described above, in the home PNA 2.0 system in which 16 (N = 16) preamble symbols are modulated by QPSK and transmitted, a real channel or imaginary channel frame synchronization result value may have a maximum of 32 depending on n values. At this time, when using the absolute value calculator (502, 554) as a non-linear processor as shown in Figure 2, the threshold value may be set to any value less than 32.
계속해서, 논리합부(600)는 실수채널 처리부(500)와 허수채널 처리부(550)에서 출력되는 데이터를 논리합하고, 논리합된 결과를 프레임 동기가 이루어졌는가를 나타내는 프레임 동기 데이터로서 출력한다. 이 프레임 동기 데이터에 따라 도 1에 도시된 시스템에서 DA 동작 모드가 제어된다. 즉, 프레임 동기가 이루어지면 도 1에 도시된 시스템은 DA 동작 모드가 온되며, 프레임 동기가 이루어지지 않으면 DA 동작 모드가 오프된다. Subsequently, the OR unit 600 ORs the data output from the real channel processing unit 500 and the imaginary channel processing unit 550 and outputs the OR result as frame synchronization data indicating whether frame synchronization has been performed. In accordance with this frame synchronization data, the DA operation mode is controlled in the system shown in FIG. That is, when frame synchronization is performed, the system shown in FIG. 1 is turned on in the DA operation mode, and when frame synchronization is not performed, the DA operation mode is turned off.
한편, 도 2에 도시된 프레임 동기장치는 수학식 1을 이용하여 프레임 동기 장치를 구현한 것으로, 총 4개의 상관기들을 필요로 한다. 그러나, 4개의 상관기들을 이용하는 것이 부담스러우면 프리앰블의 실수 및 허수부분의 부호가 같은 1사분면과 3사분면의 성좌점만을 선택적으로 사용할 수 있다. 이 경우 2개의 상관기만으로 구현이 가능하고, 항상 실수 채널에서 상관기 결과가 얻어진다. 1사분면과 3사분면의 성좌점만을 선택적으로 이용한 상관함수 계산 결과 F는 다음 수학식 3과 같다. Meanwhile, the frame synchronizer shown in FIG. 2 implements the frame synchronizer using Equation 1, and requires a total of four correlators. However, if using four correlators is burdensome, only the first and third quadrant constellation points having the same real and imaginary parts of the preamble can be selectively used. In this case, only two correlators can be implemented, and correlator results are always obtained in the real channel. Correlation function calculation result F using selectively the constellation points of the first and third quadrants is shown in Equation 3 below.
여기서, K는 2 또는 4사분면에 위치한 성좌점의 개수이다. 이 경우 상관기의 최대값은 1 및 3사분면이 아닌 성좌점, 즉 2 및 4사분면의 성좌점의 개수를 뺀 값이 최대값으로 출력된다. 이처럼, 1 및 3사분면의 성좌점만을 이용하므로, 도 2에 도시된 바와 같이 4개의 상관기들을 이용할 때 보다 오보(false alarm) 및 검출 오류(miss detection) 성능이 떨어져 프레임 동기의 성능이 떨어질 수 있다. 예를 들어, 16 심벌의 프리앰블을 사용하는 홈 PNA 2.0 시스템의 경우, 2 및 4사분면에 해당하는 성좌점 개수 4개(K=4)를 뺀 12가 최대가 되고 두 상관기 결과를 더한 값은 32에서 8을 뺀 24가 최대가 된다. Where K is the number of constellation points in the 2 or 4 quadrant. In this case, the maximum value of the correlator is output as the maximum value obtained by subtracting the number of constellation points, not the first and third quadrants, that is, the two or four quadrants. As such, since only the constellation points of the first and third quadrants are used, false alarm and miss detection performance may be lowered than when using four correlators as shown in FIG. . For example, for a home PNA 2.0 system with 16 symbols of preambles, 12 minus four constellations (K = 4) corresponding to the 2 and 4 quadrants, and the sum of the two correlator results is 32 24 minus 8 is the maximum.
도 3은 수학식 3을 이용한 본 발명에 따른 프레임 동기 장치의 일실시예를 개략적으로 나타내는 블록도이다. 도 3에 도시된 프레임 동기 장치는 경판정부(700), 실수채널 상관함수 계산부(750), 허수채널 상관함수 계산부(800), 가산기(830) 및 비교기(850)를 포함하여 구성된다. FIG. 3 is a block diagram schematically showing an embodiment of a frame synchronization device according to the present invention using Equation 3. FIG. The frame synchronizer illustrated in FIG. 3 includes a hard decision unit 700, a real channel correlation function calculation unit 750, an imaginary channel correlation function calculation unit 800, an adder 830, and a comparator 850.
도 3을 참조하여, 경판정부(700)는 수신신호를 파형정형하며, 파형정형된 패턴 을 생성한다. 전술된 바와 같이, 이 경판정부(700)는 전화선을 이용하는 버스트 수신기의 경우 전화선의 이득 왜곡에 의한 영향을 최소화하기 위한 것이다. 예컨대, 도 1의 제1 AGC에서 미처 제거되지 못한 진폭 에러로 인해 프레임 동기 여부를 판단하는 임계값이 큰 폭으로 변화하는 것에 대처하기 위한 것이다.Referring to FIG. 3, the hard decision unit 700 waveform-forms a received signal and forms a waveform-formed pattern. Create As described above, this hard decision unit 700 is for minimizing the effect of gain distortion of the telephone line in the case of a burst receiver using the telephone line. For example, the present invention is to cope with a large change in the threshold for determining frame synchronization due to an amplitude error that is not removed in the first AGC of FIG. 1.
실수채널 상관함수 계산부(750)는 파형정형된 패턴 의 실수부인와 프리앰블 패턴 Ii+jQi의 실수부인 Ii의 상관함수를 계산하고, 계산된 상관함수를 비선형 처리하여 실수채널 프레임동기 결과값으로 구한다. 구체적으로, 실수채널 상관함수 계산부(750)는 제1상관기(760) 및 제1절대값 계산기(770)를 포함하여 구성된다.Real channel correlation function calculation unit 750 is a waveform-shaped pattern Mrs. Mistake And the correlation function of I i, which is the real part of the preamble pattern I i + jQ i , are computed as a real channel frame synchronization result by nonlinear processing of the calculated correlation function. Specifically, the real channel correlation function calculation unit 750 includes a first correlator 760 and a first absolute value calculator 770.
제1상관기(760)는 프리앰블 패턴 Ii+jQi의 실수부인 Ii와 파형정형된 패턴의 실수부인의 상관함수를 계산한다.A first correlator (760) is the preamble pattern I i + jQ i I i and the waveform of the real denied deny mistakes the shaped pattern Correlation function Calculate
제1절대값 계산기(770)는 제1상관기(760)에서 계산된 상관함수 결과값을 비선형 처리하기 위한 것으로, 제1상관기(760)에서 계산된 상관함수 결과값의 절대값을 구하여 실수채널 프레임 동기 결과값으로서 출력한다. The first absolute value calculator 770 is for nonlinear processing the correlation function result calculated by the first correlator 760. The real channel frame is obtained by obtaining the absolute value of the correlation function result calculated by the first correlator 760. Output as a synchronization result.
계속해서, 허수채널 상관함수 계산부(800)는 파형정형된 패턴 의 허수부인와 프리앰블 패턴 Ii+jQi의 허수부인 Qi의 상관함수를 계산하고, 계산된 상관함수를 비선형 처리하여 허수채널 프레임동기 결과값으로 구한다. 구체적으로, 허수채널 상관함수 계산부(800)는 제2상관기(810) 및 제2절대값 계산기(820)를 포함하여 구성된다.Subsequently, the imaginary channel correlation function calculating unit 800 performs a waveform-shaped pattern. Mrs. Imaginary And the correlation function of Q i, which is an imaginary part of the preamble pattern I i + jQ i , is computed as a result of imaginary channel frame synchronization by nonlinear processing of the calculated correlation function. Specifically, the imaginary channel correlation function calculator 800 includes a second correlator 810 and a second absolute value calculator 820.
제2상관기(810)는 프리앰블 패턴 Ii+jQi의 허수부인 Qi와 파형정형된 패턴의 허수부인의 상관함수를 계산한다.The second correlator 810 is the preamble pattern I i + jQ i of the imaginary wife imaginary denied Q i and the waveform shaping pattern Correlation function Calculate
제2절대값 계산기(820)는 제2상관기(810)에서 계산된 상관함수 결과값을 비선형 처리하기 위한 것으로, 제2상관기(820)에서 계산된 상관함수 결과값의 절대값을 구하여 허수채널 프레임 동기 결과값으로서 출력한다. The second absolute value calculator 820 is used for nonlinear processing of the correlation function result calculated by the second correlator 810, and obtains an absolute value of the correlation function result calculated by the second correlator 820 to form an imaginary channel frame. Output as a synchronization result.
계속해서, 가산기(830)는 실수채널 상관함수 계산부(750)와 허수채널 상관함수 계산부(800)에서 각각 출력되는 실수채널 프레임 동기 결과값과 허수채널 프레임 동기 결과값을 가산한다. Subsequently, the adder 830 adds a real channel frame synchronization result value and an imaginary channel frame synchronization result value respectively output from the real channel correlation function calculation unit 750 and the imaginary channel correlation function calculation unit 800.
비교기(850)는 가산기(830)에서 출력되는 값과 임계값(TH)을 비교하고, 비교 결과를 프레임 동기가 이루어졌는가를 나타내는 프레임 동기 데이터로서 "로우(0)" 또는 "하이(1)"의 논리레벨로 출력한다. 예컨대, 가산기(830)의 출력값이 임계값(TH)보다 크면 프레임 동기가 이루어졌음을 나타내는 "하이(1)"의 논리레벨을 출력하고, 절대값이 임계값(TH)보다 작으면 프레임 동기가 이루어지지 않음을 나타내는 "로우(0)"의 논리레벨을 출력한다. 비교기(850)에서 출력되는 이 프레임 동기 데이터에 따라 도 1에 도시된 시스템에서 DA 동작 모드가 제어된다. The comparator 850 compares the threshold value TH with the value output from the adder 830, and compares the result as "low (0)" or "high (1)" as frame synchronization data indicating whether frame synchronization has been performed. Output at the logic level of. For example, if the output value of the adder 830 is larger than the threshold value TH, a logic level of "high" is output, indicating that frame synchronization is performed. If the absolute value is smaller than the threshold value TH, the frame synchronization is A logic level of " low (0) " indicating no completion is output. The DA operation mode is controlled in the system shown in FIG. 1 according to this frame synchronization data output from the comparator 850.
한편, 도 3에서는 실수채널 및 허수채널 프레임 동기값의 비선형 처리를 위해 절대값 계산기(770,820)를 이용하였으나, 절대값 계산기 이외에 제곱기 또는 4제곱기등과 같은 다른 비선형 처리기를 이용할 수 도 있다. 또한, 임계값은 프레임 동기 장치의 성능에 따라 임의로 설정할 수 있다. 16개(N=16)의 프리앰블 심벌을 QPSK로 변조하여 전송하는 홈 PNA 2.0 시스템의 프레임 동기 장치가 도 3에 도시된 바와 같이 2개의 상관기를 이용할 경우, 가산기(830)에서 가산되는 최대값은 24가 될 수 있다. 이 때, 도 3에서와 같이 비선형 처리기로 절대값 계산기(770,820)를 이용하는 경우, 임계값은 24이하에서 임의의 값으로 설정될 수 있다. In FIG. 3, the absolute value calculators 770 and 820 are used for nonlinear processing of real and imaginary channel frame synchronization values. However, other nonlinear processors such as a squarer or a quadratic square may be used in addition to the absolute value calculator. The threshold can be arbitrarily set according to the performance of the frame synchronizer. When the frame synchronizer of the home PNA 2.0 system that modulates 16 (N = 16) preamble symbols by QPSK and uses two correlators as shown in FIG. 3, the maximum value added by the adder 830 is It can be 24. At this time, when using the absolute value calculator (770, 820) as a non-linear processor as shown in Figure 3, the threshold value may be set to any value less than 24.
도 4는 홈 PNA 2.0 규격에서 제공하는 3번 테스트 채널을 가정하여 도 2에 도시된 프레임 동기 장치를 동작시킨 결과이다. 첫 번째 16심벌의 트레이닝 시퀀스(training sequence, 1st TRN16) 위치에서 최대값은 32에 이르지 못하지만 두 번째 16심벌의 트레이닝 시퀀스(2nd TRN16) 위치에서부터는 최대값이 32에 도달함을 알 수 있다. 이것은 프레임 동기 장치 이전에 위치한 제1이득조절부(160, 도 1참조)나 STR(180, 도 1참조)등이 수렴되지 않은 상태에서 프레임 동기 장치를 동작시켰기 때문이다. 프레임 동기 장치는 상관기 출력을 임계값과 비교한 후 프레임 동기 장치 이후에 위치한 복조기들의 DA 모드 동작 시점을 결정하게 된다. 홈 PNA 2.0 시스템에서 프레임 동기 장치는 보다 많은 심벌의 트레이닝 시퀀스를 관찰할수록 안정된 성능을 얻을 수 있으나, 수신기의 제한된 복조 지연시간을 고려하여 관찰시간을 결정한다. FIG. 4 is a result of operating the frame synchronization device shown in FIG. 2 assuming a test channel 3 provided by the home PNA 2.0 standard. It can be seen that the maximum value does not reach 32 at the training sequence (1st TRN16) position of the first 16 symbols, but the maximum value reaches 32 from the training sequence (2nd TRN16) position of the second 16 symbols. This is because the first frame adjusting unit 160 (see FIG. 1), the STR 180 (see FIG. 1), etc., located before the frame synchronizing device is operated without the convergence. The frame synchronizer compares the correlator output with a threshold and then determines the DA mode operation timing of demodulators located after the frame synchronizer. In the home PNA 2.0 system, the frame synchronizer can obtain more stable performance as the training sequence of more symbols is observed, but the observation time is determined in consideration of the limited demodulation delay time of the receiver.
발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플라피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.The invention can also be embodied as computer readable code on a computer readable recording medium. The computer-readable recording medium includes all kinds of recording devices in which data that can be read by a computer system is stored. Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, and the like, which are also implemented in the form of a carrier wave (for example, transmission over the Internet). It also includes. The computer readable recording medium can also be distributed over network coupled computer systems so that the computer readable code is stored and executed in a distributed fashion.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이, 본 발명에 따른 프레임 동기 장치 및 그 방법에 따르면, 수신 신호와 프리앰블 사이의 상관성을 이용하므로, 신뢰도가 높으면서도 간단하게 프레임 동기를 이룰 수 있다. As described above, according to the frame synchronization device and the method according to the present invention, since the correlation between the received signal and the preamble is used, frame synchronization can be achieved with high reliability.
도 1은 프레임 동기 회로를 적용한 버스트 모드 수신기를 개략적으로 나타내는 블록도이다. 1 is a block diagram schematically illustrating a burst mode receiver to which a frame synchronization circuit is applied.
도 2는 버스트 모드 수신기를 위한 본 발명에 따른 프레임 동기부의 일실시예를 개략적으로 나타내는 블록도이다.2 is a block diagram schematically illustrating an embodiment of a frame synchronizer according to the present invention for a burst mode receiver.
도 3은 버스트 모드 수신기를 위한 본 발명에 따른 프레임 동기 장치의 다른 실시예를 개략적으로 나타내는 블록도이다. 3 is a block diagram schematically showing another embodiment of a frame synchronization device according to the present invention for a burst mode receiver.
도 4는 홈 PNA 2.0 규격에서 제공하는 3번 테스트 채널을 가정하여 도 2에 도시된 프레임 동기 장치를 동작시킨 결과이다. FIG. 4 is a result of operating the frame synchronization device shown in FIG. 2 assuming a test channel 3 provided by the home PNA 2.0 standard.
Claims (18)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0067543A KR100524934B1 (en) | 2002-11-01 | 2002-11-01 | Apparatus for synchronizing frame for burst mode receiver and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0067543A KR100524934B1 (en) | 2002-11-01 | 2002-11-01 | Apparatus for synchronizing frame for burst mode receiver and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040039510A KR20040039510A (en) | 2004-05-12 |
| KR100524934B1 true KR100524934B1 (en) | 2005-10-31 |
Family
ID=37337074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0067543A KR100524934B1 (en) | 2002-11-01 | 2002-11-01 | Apparatus for synchronizing frame for burst mode receiver and method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100524934B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665004B1 (en) * | 2004-12-17 | 2007-01-09 | 삼성전기주식회사 | Receiver comprising symbol synchronization circuit |
| KR100746997B1 (en) * | 2005-12-09 | 2007-08-07 | 한국전자통신연구원 | Method for Making Transmission Frame and Apparatus for Acquiring Synchronization in Orthogonal Frequency Division Multiple Access System Thereof |
| KR100826525B1 (en) | 2006-09-29 | 2008-04-30 | 한국전자통신연구원 | Apparatus and method for detecting a packet in wireless LAN based on Orthogonal Frequency Division Multiplexing |
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-
2002
- 2002-11-01 KR KR10-2002-0067543A patent/KR100524934B1/en not_active IP Right Cessation
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| KR20030093037A (en) * | 2002-06-01 | 2003-12-06 | 삼성전자주식회사 | Burst mode receiver and method for receiving packet-based data stably on a telephone line |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040039510A (en) | 2004-05-12 |
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