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KR100524507B1 - 데이터 표시 시스템, 데이터 중계 장치, 데이터 중계 방법, 및 데이터 판독 방법 - Google Patents

데이터 표시 시스템, 데이터 중계 장치, 데이터 중계 방법, 및 데이터 판독 방법 Download PDF

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KR100524507B1
KR100524507B1 KR10-2003-7007304A KR20037007304A KR100524507B1 KR 100524507 B1 KR100524507 B1 KR 100524507B1 KR 20037007304 A KR20037007304 A KR 20037007304A KR 100524507 B1 KR100524507 B1 KR 100524507B1
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KR
South Korea
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memory
data
control data
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display device
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KR10-2003-7007304A
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마와타리마사히코
가와다유타카
Original Assignee
가부시끼가이샤 도시바
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Abstract

중계기는 제어 데이터를 저장하는 EDID 메모리와 메모리 제어 장치를 포함한다. 메모리 제어 장치는 EDID 메모리에 액세스하여 제어 데이터를 판독하고, 판독한 제어 데이터를 EDID 메모리에 저장하며, 셋탑 박스가 EDID 메모리에 액세스하는 경우에, EDID 메모리에 저장된 제어 데이터를 셋탑 박스로 전달하도록 구성된다. 이 경우, 메모리 제어 장치는 제어 데이터를 EDID 메모리로부터 EDID 메모리로 저장하는 동작을 완료할 때까지 EDID 메모리에 대한 액세스를 금지시키는 금지 신호를 셋탑 박스로 출력한다.

Description

데이터 표시 시스템, 데이터 중계 장치, 데이터 중계 방법, 및 데이터 판독 방법{DATA DISPLAY SYSTEM, DATA RELAY DEVICE, DATA RELAY METHOD, AND DATA READ METHOD}
본 발명은 비디오 데이터 및 오디오 데이터를 소스로부터 표시 장치로 전송하기 위한 데이터 표시 시스템, 데이터 중계 장치 및 데이터 중계 방법에 관한 것이다.
예컨대, 일본 특허 제2635837호(1997년 7월 30일에 허여됨)에는 종래의 데이터 표시 시스템이 개시되어 있다.
이러한 데이터 표시 시스템의 경우, 표시 단말의 표시 속성을 나타내는 제어 데이터를 표시 단말로부터 소스 장치로 전송하는 것이 중요하다.
도 1은 본 발명의 실시예에 따른 데이터 표시 시스템의 기본 구성을 설명하기 위한 도면이다.
도 2는 상기 실시예에 따라 HDCP 표준에 따른 스크램블러 및 디스크램블러를 도 1의 회로 블록에 적용한 시스템의 블록도이다.
도 3은 상기 실시예에 따라 복수의 그래픽 호스트를 디지털 표시 장치에 연결한 일례를 나타내는 블록도이다.
도 4는 상기 실시예에 따라 그래픽 호스트와 디지털 표시 장치 사이에 중계기를 갖는 도 3의 데이터 표시 시스템에 EDID 데이터 처리 기능을 부가한 데이터 표시 시스템의 블록도이다.
도 5는 상기 실시예에 따라 도 4에 도시한 마이크로프로세서에 메모리 제어 장치가 내장된 디지털 표시 시스템을 나타내는 블록도이다.
도 6은 상기 실시예에 따른 도 5의 데이터 표시 시스템의 상세한 상호 연결 관계를 설명하기 위한 도면이다.
도 7은 상기 실시예에 따른 도 6의 데이터 표시 시스템의 동작을 설명하기 위한 타이밍도이다.
도 8은 상기 실시예에 따라 2개의 그래픽 호스트가 순차적으로 디지털 신호를 전송할 수 있을 때 도 6의 데이터 표시 시스템의 동작을 설명하기 위한 타이밍도이다.
도 9는 상기 실시예에 따른 중계기의 상세한 구성을 나타내는 도면이다.
도 10은 상기 실시예에 따라 복수의 중계기가 직렬로 연결된 데이터 표시 시스템의 블록도이다.
본 발명의 제1 형태에 따라서, 표시 속성을 나타내는 제어 데이터를 저장하는 표시 장치와; 상기 표시 장치에 액세스하여 상기 제어 데이터를 판독하고, 상기 판독한 제어 데이터를 제1 메모리에 저장하며, 제1 소스 장치가 상기 제1 메모리에 액세스하는 경우에, 상기 판독한 제어 데이터를 상기 표시 장치로부터 상기 제1 메모리로 저장하는 것을 완료한 후에, 상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하도록 구성된 데이터 중계 장치를 포함하는 데이터 표시 시스템을 제공한다.
본 발명의 제2 형태에 따라서, 표시 속성을 나타내는 제어 데이터를 저장하는 표시 장치와 제1 소스 장치 사이에 배치되는 데이터 중계 장치에 있어서, 상기 표시 장치의 표시 속성을 나타내는 상기 제어 데이터를 저장하도록 구성된 제1 메모리와; 상기 표시 장치에 액세스하여 상기 제어 데이터를 판독하고, 상기 판독한 제어 데이터를 제1 메모리에 저장하며, 상기 제1 소스 장치가 상기 제1 메모리에 액세스하는 경우에, 상기 판독한 제어 데이터를 상기 표시 장치로부터 상기 제1 메모리로 저장하는 것을 완료한 후에, 상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하도록 구성된 제1 제어 장치를 포함하는 데이터 중계 장치를 제공한다.
본 발명의 제3 형태에 따라서, 표시 속성을 나타내는 제어 데이터를 저장하는 표시 장치와 제1 소스 장치 사이에서 데이터를 중계하는 데이터 중계 방법에 있어서, 상기 표시 장치에 액세스하여 상기 제어 데이터를 판독하는 단계와; 상기 판독한 제어 데이터를 제1 메모리에 저장하는 단계와; 상기 제1 소스 장치가 상기 제1 메모리에 액세스하는 경우에, 상기 판독한 제어 데이터를 상기 표시 장치로부터 상기 제1 메모리로 저장하는 것을 완료한 후에, 상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 단계를 포함하는 데이터 중계 방법을 제공한다.
본 발명의 제4 형태에 따라서, 디지털 신호를 출력하도록 구성된 소스 장치와; 표시 식별 데이터를 저장하도록 구성된 메모리를 포함하고, 상기 소스 장치가 상기 메모리에 액세스하는 경우에 상기 표시 식별 데이터를 저장하는 것을 완료한 후에 상기 메모리에 저장된 상기 표시 식별 데이터를 상기 소스 장치로 전달하는 싱크 장치를 포함하는 데이터 시스템을 제공한다.
본 발명의 제5 형태에 따라서, 표시 식별 데이터를 저장하도록 구성된 메모리와; 소스 장치로부터 데이터를 입력하고, 상기 소스 장치가 상기 메모리에 액세스하는 경우에 상기 표시 식별 데이터를 저장하는 것을 완료한 후에 상기 메모리에 저장된 상기 표시 식별 데이터를 상기 소스 장치로 전달하는 제어 장치를 포함하는 싱크 장치를 제공한다.
본 발명의 제6 형태에 따라서, 데이터를 메모리에 기록하는 단계와; 상기 데이터를 상기 메모리에 기록하는 것을 완료한 후에 소스 장치로 하여금 상기 메모리로부터 상기 데이터를 판독하게 하는 단계를 포함하는 데이터 판독 방법을 제공한다.
본 발명의 제7 형태에 따라서, 데이터를 메모리에 기록하는 단계와; 소스 장치가 상기 메모리로부터 상기 데이터를 판독하는 것을 금지시키는 단계와; 상기 데이터를 상기 메모리에 기록하는 것을 완료한 후에 상기 소스 장치로 하여금 상기 메모리로부터 상기 데이터를 판독하게 하는 단계를 포함하는 데이터 판독 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 데이터 표시 시스템을 설명할 것이다.
데이터 표시 시스템은 소스 장치와 표시 장치 사이에 데이터 중계 장치(중계기)가 배치된 컴퓨터 시스템이다.
이러한 데이터 표시 시스템에 있어서, 데이터 중계 장치는 제어 데이터를 소스 장치로 전달한다. 이 제어 데이터에 의해 소스 장치에서 디코딩 방법이 설정된다.
도 1은 본 발명을 구현한 데이터 표시 시스템의 기본 구성을 설명하기 위한 도면이다. 도 1은 DVI(Digital Video Interactive) 표준을 채용한 그래픽 호스트 및 디지털 표시 장치의 회로 구성을 보여준다.
DVI 표준은 그래픽 호스트와 디지털 표시 장치간의 고속 직렬 디지털 전송을 가능하게 해주는 표준 중 하나이다. DVI 표준은 그래픽 호스트측에서의 코딩 모드, 디지털 표시 장치측에서의 디코딩 모드, 송신기(Tx) 및 수신기(Rx)의 전기적 특성 등을 규정한다.
DVI 표준은 또한 그래픽 호스트가 디지털 표시 장치에 저장된 EDID 표준 제어 데이터를 판독할 수 있도록 해주는 통신 제어 모드를 규정한다.
도 1에 도시한 데이터 표시 시스템은 셋탑 박스(1) 및 텔레비전 수상기(2)를 포함한다. 셋탑 박스(1)는 예컨대 그래픽 호스트인 케이블 또는 위성 방송 수신기에 의해 구현된다. 텔레비전 수상기(2)는 셋탑 박스(1)로부터의 데이터에 기초하여 방송 비디오를 표시한다. 도 1에 있어서, 셋탑 박스(1)는 소스 장치에 해당하고, 텔레비전 수상기(2)는 싱크 장치에 해당한다. 소스 장치는 디지털 신호 및 오디오 신호를 싱크 장치로 출력한다.
셋탑 박스(1) 내의 튜너 디코딩 장치(3)로부터 디코딩된 디지털 비디오 신호를 송신기(4)에 의해 고속 직렬 디지털 신호로 변환한 다음에, 디지털 전송 링크(9)를 통해 텔레비전 수상기(2)로 전송한다.
텔레비전 수상기(2)에 있어서, 수신기(7)가 고속 직렬 디지털 신호를 수신하여 표시 장치(6)로 보내면, 표시 장치(6)는 수신된 디지털 비디오 신호에 기초하여 비디오를 표시한다.
DVI 표준은 IIC 통신 버스 표준(필립스가 제안한 2선식 통신 표준)을 채용한다. 셋탑 박스(1) 내의 마이크로프로세서(5)는 커맨드 신호를 생성한다. 또한, 마이크로프로세서(5)는 커맨드 신호에 기초하여 제어 데이터를 통신하기 위한 통신 로직을 포함한다.
도 1에 도시한 데이터 표시 시스템에서는 E-EDID(Enhanced Extended Display Identification Data) 표준을 보여주고 있다. E-EDID 표준은 디지털 표시 장치와 같은 표시 장치와 퍼스널 컴퓨터, 디지털 비디오 플레이어 등과 같은 소스 장치와의 호환성을 보장한다.
EDID 표준에 기초한 제어 데이터는 퍼스널 컴퓨터, 디지털 비디오 디스크 플레이어 등에 연결되는 디지털 표시 장치의 표시 속성을 나타내는 데이터로서 규정된다.
EDID 메모리(8)는 표시 장치의 표시 속성을 나타내는 제어 데이터를 저장한다. 구체적으로, 제어 데이터는 비디오 신호의 형식을 나타내는 데이터와 오디오 신호의 형식을 나타내는 데이터를 포함한다.
비디오 신호의 형식을 나타내는 데이터는 해상도, 비디오 프레임 주기, 픽셀수, 라인수, 신호 형식(RGB 신호 또는 휘도/색차 신호 형식) 등을 포함한다. 오디오 신호의 형식을 나타내는 데이터는 오디오 데이터의 샘플 비트수, 샘플링 주파수, 스피커수에 대응하는 채널수 등을 포함한다.
제어 데이터는 소스 장치측에서의 디코딩 시스템을 설정하는 데 사용된다. 만일 소스 장치가 제어 데이터값을 잘못 취득하는 경우에는 그 소스 장치는 오작동하게 될 것이다.
EDID 메모리(8)에 저장된 제어 데이터는 셋탑 박스(1) 내의 마이크로프로세서(5)에 의해 판독된다. 튜너 디코딩 장치(3)는 제어 데이터에 포함된 표시 속성 데이터에 기초하여, 시야각 명세(수평 픽셀수, 수직 라인수 등)와 비디오 신호의 디코딩 파라미터(프레임 주파수 등)를 설정한다.
도 1에 도시한 데이터 표시 시스템에서는, 비디오 신호의 저장을 방지하기 위해서, 비디오 신호를 스크램블 처리한다. 그러한 스크램블 처리를 규정하는 표준으로는 HDCP(High-band Digital Content Protection) 표준이 있다.
HDCP 표준은 비디오 신호의 스크램블/디스크램블 처리와, 그래픽 호스트와 디지털 표시 장치간에 비디오 신호를 디지털 전송할 때의 공유 키 전달을 규정한다.
DVI 표준은 비디오 신호의 암호화 및 해독 기술로서 HDCP 표준을 권장한다.
HDCP 표준에 의해 규정된 공유 키 전달에 있어서, 도 1의 통신 제어 버스(10)가 사용된다.
도 2는 상기 HDCP 표준에 따른 스크램블러 및 디스크램블러를 도 1의 회로 블록에 적용한 시스템의 블록도이다. 도 2에 있어서, 도 1의 구성 요소와 동일한 구성 요소에는 동일한 참조 번호를 부여하고, 그에 대한 상세한 설명을 생략한다.
셋탑 박스(1)의 튜너 디코딩 장치(3)에서 디코딩된 디지털 비디오 신호는 HDCP 스크램블러(11)에서 암호화된다. 그 생성된 암호화된 데이터는 송신기(4)에서 고속 직렬 디지털 신호로 변환된다. 그 고속 직렬 디지털 신호는 디지털 전송 링크(9)를 통해 텔레비전 수상기(2)로 전송된다.
텔레비전 수상기(2)에 있어서, 수신기(7)가 고속 직렬 디지털 신호를 수신한다. HDCP 디스크램블러(12)는 그 수신한 신호를 최초의 디지털 비디오 신호로 변환하여, 표시 장치(6)로 전송한다.
HDCP 스크램블러(11)가 암호화 과정에서 또한 HDCP 디스크램블러(12)가 해독 과정에서 사용하는 공유 키는 통신 제어 버스(10)를 통해 전달된다.
HDCP 표준은 소스 장치와 디지털 표시 장치간의 전송 링크에 제공되는 데이터 중계 장치로서의 중계기와 그 관련 기능을 규정한다.
2개 이상의 그래픽 호스트를 디지털 표시 장치에 연결한 일례를 도 3을 참조하여 설명할 것이다.
셋탑 박스(1) 및 디지털 비디오 디스크(DVD) 플레이어(18)의 2개의 그래픽 호스트와 텔레비전 수상기(2) 사이에 중계기(19)가 배치된다.
DVD 플레이어(18)는 마이크로프로세서(17), 재생 장치(13), 송신기(14) 및 HDCP 스크램블러(15)를 포함한다. DVD 플레이어(18)와 중계기(19)간의 데이터 전송 동작은 실질적으로 셋탑 박스(1)와 중계기(19)간의 데이터 전송 동작과 동일하므로, 그에 대한 상세한 설명을 생략한다.
중계기(19)에는 2개의 그래픽 호스트에 대응하여 2개의 수신기(20, 21)가 배치된다. 수신기(20)는 셋탑 박스(1)로부터 고속 직렬 디지털 신호를 수신하는 반면에, 수신기(21)는 DVD 플레이어(18)로부터 고속 직렬 디지털 신호를 수신한다.
중계기(19)에 있어서, 수신기(20)가 수신한 고속 직렬 디지털 신호(암호화된 신호)는 HDCP 디스크램블러(24)가 해독하는 반면에, 수신기(21)가 수신한 고속 직렬 디지털 신호(암호화된 신호)는 HDCP 디스크램블러(26)가 해독한다.
중계기(19)에 있어서, HDCP 스크램블러(25)는 HDCP 디스크램블러(24, 25) 중 어느 하나에 의해 해독된 비디오 신호를 암호화한다.
송신기(22)는 암호화된 비디오 신호를 고속 직렬 디지털 신호로 변환하여, 텔레비전 수상기(2)로 전송한다.
도 3에 있어서도, 도 1과 마찬가지로 셋탑 박스(1)는 소스 장치에 해당하고, 텔레비전 수상기(2)는 싱크 장치에 해당한다. 중계기(19)는 셋탑 박스(1)에 대해서는 소스 장치인 반면에, 텔레비전 수상기(2)에 대해서는 싱크 장치이다.
다른 실시예에 있어서, 튜너 디코딩 장치(3)는 중계기(19) 내에 포함될 수 있다. 이 경우, 중계기 기능을 갖는 데이터 중계 장치가 DVD 플레이어(18)와 디지털 표시 장치 사이에 배치되는 구성은 상기 실시예와 동일하다.
이하, 도 3에 도시한 데이터 표시 시스템에 전술한 EDID 표준의 제어 데이터를 적용한 경우를 설명할 것이다.
도 4는 그래픽 호스트와 디지털 표시 장치 사이에 중계기를 갖는 도 3의 데이터 표시 시스템에 EDID 데이터 처리 기능을 부가한 데이터 표시 시스템의 블록도이다. 도 4에 있어서, 도 3의 구성 요소와 동일한 구성 요소에는 동일한 참조 번호를 부여하고, 그에 대한 상세한 설명을 생략한다.
전술한 DVI 표준의 경우에는, 중계기를 규정하지 않으며 시스템이 중계기를 사용할 것을 전제로 하지 않는다. 또한, HDCP 표준의 경우에는, EDID 표준의 제어 데이터 처리를 규정하지 않는다. 중계기를 사용하는 경우에는, 소스 장치와 중계기간 및 중계기와 표시 장치간의 데이터 송수신시에 일정한 조건을 유지하여 그것들간에 데이터가 정확하게 전송될 수 있도록 해야 한다.
이러한 요건을 만족시키기 위해서, 디지털 표시 장치에 저장된 EDID 표준의 제어 데이터를 전송하고 EDID 표준의 제어 데이터를 저장하는 메모리를 소스 장치와 디지털 표시 장치 사이에 배치된 중계기(19) 내에 배치한다.
이러한 방법의 경우, 제어 데이터는 중계기(19) 내의 메모리에서 버퍼링된다. 이러한 버퍼링에 의해서 EDID 표준의 제어 데이터가 소스 장치로 전송될 수 있다.
도 4에 도시한 중계기(19)에는 송신기(22)와 수신기(20, 21)가 배치된다. 중계기(19)에는 텔레비전 수상기(2)의 EDID 메모리(8)에 저장된 EDID 표준의 제어 데이터를 저장하는 EDID 메모리(27, 28)가 더 배치된다.
중계기(19)에 있어서, 마이크로프로세서(23)는 텔레비전 수상기(2) 내의 EDID 메모리(8)로부터 EDID 표준의 제어 데이터를 판독하여 EDID 메모리(27, 28)에 저장한다.
소스 장치측의 셋탑 박스(1)는 EDID 메모리(27)에 액세스한다. 또한, 소스 장치측의 DVD 플레이어(18)는 EDID 메모리(28)에 액세스한다. 이와 같이, 소스 장치는 텔레비전 수상기(2)에 저장된 EDID 표준의 제어 데이터를 취득할 수 있다. 그 결과, 전송 링크를 통해 정확하게 데이터가 전송된다.
그러나, 도 4의 시스템 구성의 경우, 각 장비의 전원을 턴온하는 순서를 결정하지 않는다.
예컨대, 셋탑 박스(1) 내의 마이크로프로세서(5)는 마이크로프로세서(23)가 텔레비전 수상기(2) 내의 EDID 메모리(8)로부터 판독한 데이터를 EDID 메모리(27)로 기록하는 중에 또는 그 전에, EDID 메모리(27)에 액세스하여 제어 데이터를 판독할 수 있다. 그러한 경우에, 판독된 데이터는 EDID 메모리(8)에 저장된 값과 다를 수도 있다.
판독된 데이터가 텔레비전 수상기(2) 내의 EDID 메모리(8)에 저장된 제어 데이터와 다른 경우에, 셋탑 박스(1) 내의 마이크로프로세서(5)는 표시 장치(6)의 실제 표시 속성에 맞지 않는 잘못된 파라미터에 따라 튜너 디코딩 장치(3)를 설정할 수 있다.
그 경우, 잘못 디코딩된 신호가 텔레비전 수상기(2)로 전송될 것이다. 그러나, 텔레비전 수상기(2)는 그 디코딩된 형식으로 비디오 신호를 표시할 수 없다. 그 결과, 표시 장치(6) 상에 표시되는 이미지가 왜곡될 것이다.
그러한 문제를 해결하기 위해서, 도 5에 도시한 바와 같은 데이터 표시 시스템을 사용한다. 그 데이터 표시 시스템은 도 4에 도시한 마이크로프로세서에 EDID 메모리에 대한 판독 및 기록 동작을 제어하기 위한 메모리 제어 장치가 내장되어 있다.
더 구체적으로, 마이크로프로세서(5)는 EDID 메모리(27)를 제어하기 위한 메모리 제어 장치(71)를 갖는다. 마이크로프로세서(17)는 EDID 메모리(28)를 제어하기 위한 메모리 제어 장치(81)를 갖는다. 마이크로프로세서(23)는 EDID 메모리(27)를 제어하기 위한 메모리 제어 장치(91), EDID 메모리(28)를 제어하기 위한 메모리 제어 장치(92) 및 EDID 메모리(8)를 제어하기 위한 메모리 제어 장치(93)를 갖는다.
EDID 메모리(27)는 2개의 메모리 제어 장치(71, 91)에 의해 제어됨으로써, 멀티마스터 모드가 실현된다. EDID 메모리(28)는 2개의 메모리 제어 장치(81, 92)에 의해 제어됨으로써, 멀티마스터 모드가 실현된다.
각 EDID 메모리는 하나 또는 2개의 메모리 제어 장치에 의해 제어됨으로써, 소스 장치에 의한 중계기(19) 내의 EDID 메모리(27, 28)에 대한 액세스는 EDID 메모리(27, 28)에 대한 제어 데이터 기록 동작이 완료될 때까지 금지된다.
이하, 도 5의 데이터 표시 시스템의 구성 요소들간의 상호 연결 관계를 도 6을 참조하여 설명할 것이다.
도 6에 도시한 바와 같이, 중계기(19)는 DVI 표준에 의해 규정된 커넥터 및 케이블을 통해 셋탑 박스(1), DVD 플레이어(18) 및 텔레비전 수상기(2)와 연결된다.
셋탑 박스(1)와 중계기(19)는 IIC 버스(36), 파워온 라인(30) 및 핫 플러그 라인(33)을 통해 상호 연결된다. 양방향 버스인 IIC 버스(36)는 마이크로프로세서(5)의 메모리 제어 장치(71)와 마이크로프로세서(23)의 메모리 제어 장치(91)와 EDID 메모리(27)를 연결한다. 파워온 라인(30)은 마이크로프로세서(5)와 마이크로프로세서(23)를 연결하고, 셋탑 박스(1)의 상태를 나타낸다. 핫 플러그 라인(33)은 마이크로프로세서(5)와 마이크로프로세서(23)를 연결하고, 중계기(19)의 상태를 나타낸다.
DVD 플레이어(18)와 중계기(19)는 IIC 버스(38), 파워온 라인(32) 및 핫 플러그 라인(35)을 통해 상호 연결된다. IIC 버스(38)는 마이크로프로세서(17)의 메모리 제어 장치(81)와 마이크로프로세서(23)의 메모리 제어 장치(92)와 EDID 메모리(28)를 연결한다. 파워온 라인(32)은 마이크로프로세서(17)와 마이크로프로세서(23)를 연결하고, DVD 플레이어(18)의 상태를 나타낸다. 핫 플러그 라인(35)은 마이크로프로세서(17)와 마이크로프로세서(23)를 연결하고, 중계기(19)의 상태를 나타낸다.
텔레비전 수상기(2)와 중계기(19)는 IIC 버스(37), 파워온 라인(31) 및 핫 플러그 라인(34)을 통해 상호 연결된다. 양방향 버스인 IIC 버스(37)는 마이크로프로세서(23)의 메모리 제어 장치(93)와 EDID 메모리(8)를 연결한다. 파워온 라인(31)은 마이크로프로세서(23)와 EDID 메모리(8)를 연결하고, 중계기(19)의 상태를 나타낸다. 핫 플러그 라인(34)은 마이크로프로세서(23)와 EDID 메모리(8)를 연결하고, 텔레비전 수상기(2)의 상태를 나타낸다.
셋탑 박스(1), DVD 플레이어(18), 중계기(19) 및 텔레비전 수상기(2)간의 상호 연결 관계는 전술한 예로 한정되지 않는다. 상기 상호 연결 관계에 있어서, 텔레비전 수상기(2)의 파워온 라인(31)은 핫 플러그 라인(34)과 연결된다. 파워온 라인(31)과 핫 플러그 라인(34)은 EDID 메모리(8)와 연결된다. EDID 메모리(8)에는 텔레비전 수상기(2)의 표시 속성에 관한 정보를 포함하는 EDID 데이터가 저장된다.
각 마이크로프로세서(5, 17, 23)는 시스템 상태를 검출 및 제어하기 위한 회로 블록이다.
이하, 도 6의 데이터 표시 시스템의 동작을 도 7을 참조하여 설명할 것이다. 도 7은 셋탑 박스(1)와 중계기(19)간 및 중계기(19)와 텔레비전 수상기(2)간에 송수신되는 신호의 상태를 나타내고 있다.
먼저, 시각 A에서, 셋탑 박스(1)에 전원을 인가하는데, 이 때 파워온 라인(30)이 활성화된다.
중계기(19) 내의 마이크로프로세서(23)가 셋탑 박스(1)의 전원 상태를 검출하면, 시각 A로부터 T1이 경과한 후의 시각 B에서 텔레비전 수상기(2)측의 파워온 라인(31)이 활성화된다.
이것에 의해, 텔레비전 수상기(2) 내의 EDID 메모리(8)가 중계기(19)로부터 전원을 공급받는다. 동시에, EDID 메모리(8)에 대한 전원 공급 상태가 핫 플러그 라인(34)을 통해 중계기(19) 내의 마이크로프로세서(23)로 전달된다. 시각 B에서, 마이크로프로세서(23)는 핫 플러그 라인(33)을 비활성 상태로 유지시킨다. 핫 플러그 라인(33)은 셋탑 박스(1)에게 중계기(19)의 상태를 알리기에 적합하다. 이러한 상태에서, 마이크로프로세서(23)의 메모리 제어 장치(93)는 EDID 메모리(8)로부터 데이터를 판독하기 시작한다.
마이크로프로세서(23)의 메모리 제어 장치(91)는 시각 B로부터 시간 T2 동안에 메모리 제어 장치(93)에 의해 EDID 메모리(8)로부터 판독된 제어 데이터를 EDID 메모리(27)에 저장한다. 이러한 저장 과정 동안에, 셋탑 박스(1) 내의 마이크로프로세서(5)는 핫 플러그 라인(33)의 비활성 상태를 검출한다. 그러므로, 마이크로프로세서(5)는 EDID 메모리(27)에 대한 액세스를 중단하고, 튜너 디코딩 장치(3)에서의 디코딩 표시 파라미터 설정 동작과 고속 디지털 전송 동작을 중단시킨다.
EDID 메모리(27)에 EDID 제어 데이터를 저장하는 과정이 종료되면, 마이크로프로세서(23)는 시각 C에서 핫 플러그 라인(33)을 활성화시킴으로써, 셋탑 박스(1)에게 상기 저장 과정의 종료를 알린다.
핫 플러그 라인(33)이 하이로 됨으로써, 셋탑 박스(1) 내의 마이크로프로세서(5)는 수신단이 데이터를 수신할 준비가 되어 있음을 인지할 수 있다.
시각 C 이후에, DVI, EDID 및 HDCP 표준에 기초하여 데이터 전송이 이루어진다.
마이크로프로세서(5) 내의 메모리 제어 장치(71)는 EDID 메모리(27)에 액세스하여 EDID 제어 데이터를 취득한다. 마이크로프로세서(5)는 그 EDID 제어 데이터에 기초하여 튜너 디코딩 장치(3)를 제어한다.
이 실시예에 있어서, 셋탑 박스(1) 내의 마이크로프로세서(5)[메모리 제어 장치(71)]는 EDID 메모리(8)로부터 판독된 EDID 제어 데이터가 EDID 메모리(27)에 저장되는 시간 T2 동안에는 중계기(19) 내의 EDID 메모리(27)에 액세스할 수 없다.
이하, 도 8을 참조하여 2개의 그래픽 호스트로부터의 디지털 신호의 순차 전송을 설명할 것이다. 도 8은 DVD 플레이어(18)와 중계기(19)간 및 중계기(19)와 텔레비전 수상기(2)간에 송수신되는 신호의 상태를 나타내는 타이밍도이다.
도 8에서, 먼저 셋탑 박스(1)로부터 중계기(19)를 통해 텔레비전 수상기(2)로 디지털 신호가 전송된 다음에, 텔레비전 수상기(2)는 DVD 플레이어(18)로부터 중계기(19)를 통해 디지털 신호를 수신하는 것이 가능하게 된다.
중계기(19)에 연결된 DVD 플레이어(18)에 전원이 인가되면, 도 8에 도시한 바와 같이 시각 A에서 파워온 라인(32)이 활성화된다. 중계기(19) 내의 마이크로프로세서(23)가 그 파워온 라인(32)의 활성 상태를 검출하면, 시각 A로부터 소정 시간이 경과한 후의 시각 D에서 텔레비전 수상기(2)로의 파워온 라인(31)이 비활성화된다. 또한, 실질적으로 파워온 라인(31)이 비활성화됨과 동시에 핫 플러그 라인(34)도 비활성화됨으로써, 마이크로프로세서(23)는 텔레비전 수상기(2)가 리셋되었음을 검출하게 된다. 이것에 의해, 셋탑 박스(1)로부터 텔레비전 수상기(2)로의 데이터 전송이 중단된다.
마이크로프로세서(23)는 시각 D로부터 소정 시간이 경과한 후의 시각 B에서 파워온 라인(31)을 활성화시킨다. 이것에 의해, EDID 메모리(8)가 중계기(19)로부터 전원을 공급받는다. 마이크로프로세서(23)의 메모리 제어 장치(93)는 시각 B로부터 시간 T3 동안에 EDID 메모리(8)로부터 제어 데이터를 판독한다. 마이크로프로세서(23)의 메모리 제어 장치(92)는 시간 T3 동안에 상기 판독된 제어 데이터를 중계기(19) 내의 EDID 메모리(28)에 저장한다. 시간 T3 동안에, DVD 플레이어(18) 내의 마이크로프로세서(17)는 핫 플러그 라인(35)의 비활성 상태를 검출한다. 그러므로, 마이크로프로세서(17)의 메모리 제어 장치(81)는 EDID 메모리(28)에 대한 액세스를 중단한다.
EDID 메모리(28)에 EDID 제어 데이터를 저장하는 과정이 종료되면, 중계기(19) 내의 마이크로프로세서(23)는 시각 C에서 핫 플러그 라인(35)을 활성화시킴으로써, DVD 플레이어(18)에게 상기 저장 과정의 종료를 알린다. 핫 플러그 라인(35)이 활성화될 때, DVD 플레이어(18) 내의 마이크로프로세서(17)는 수신단이 데이터를 수신할 준비가 되어 있는지를 판정할 수 있다.
DVD 플레이어(18) 내의 마이크로프로세서(17)의 메모리 제어 장치(81)는 EDID 메모리(28)에 액세스하여 EDID 제어 데이터를 취득한다. 마이크로프로세서(17)는 그 EDID 제어 데이터에 기초하여 재생 장치(13)를 제어한다.
도 8의 예에 있어서, 마이크로프로세서(17)는 시간 T3 동안에는 중계기(19) 내의 EDID 메모리(28)에 액세스할 수 없다.
도 9는 중계기(19)의 상세한 회로 블록도를 보여준다. 도 9에 있어서, 중계기(19)와 DVD 플레이어(18)의 상호 연결 관계는 설명의 편의상 생략한다. 도 9에 도시한 중계기(19)의 기능에 대해서는 셋탑 박스(1) 내의 마이크로프로세서(5)가 중계기(19) 내의 EDID 메모리(27)로부터 제어 데이터를 판독하는 경우로 해서 이하 설명할 것이다. 더 구체적으로, 중계기(19) 내의 마이크로프로세서(23)에 의해 제어 데이터가 EDID 메모리(27)에 기록되는 시간 동안에는 직렬 링크를 통한 마이크로프로세서(5)와 EDID 메모리(27)간의 제어 데이터 통신이 중단된다.
제어 데이터가 전송되는 직렬 링크는 IIC 버스 표준에 기초한 통신 버스이다. 그 직렬 링크는 2개의 통신 라인, 즉 IIC 버스(36) 내의 직렬 전송 클록 라인(36CL)과 IIC 버스(36) 내의 직렬 데이터 라인(36DT)을 포함한다.
IIC 버스 표준의 경우, 클록 소스측이 마스터의 역할을 하고, 다른 장치가 슬레이브의 역할을 한다. 마스터는 데이터를 슬레이브에 기록하거나 슬레이브로부터 판독한다.
IIC 버스(36)의 클록 라인(36CL) 및 직렬 데이터 라인(36DT)에서, 마스터 및 슬레이브는 드레인 개방 상태에 의해 구동된다. 마스터와 슬레이브가 모두 비구동 상태로 될 때에만 논리 레벨이 H(하이) 레벨로 되도록 저항값이 설정된다.
마스터가 슬레이브에 어떤 일정한 어드레스를 지정하는 경우에 슬레이브가 확인 통지(acknowledgment)를 발생시키는 것으로 가정하자. 이러한 경우에, 정상적인 확인 통지가 슬레이브로부터 발행되지 않는 경우에는, 다음의 기록 또는 판독 단계로 이동되지 않을 것이다.
동작 속도가 느린 장치의 경우에, 클록 하강과 클록 상승 사이의 시간을 통신이 이루어지는 표준 속도보다 느리게 할 수 있다. 이러한 시간을 이용함으로써, 직렬 데이터 라인(36DT)의 통신 동작을 중단할 수 있다.
트랜지스터(51, 52)는 스위칭 소자의 역할을 한다. 마스터와 슬레이브를 단절시키기 위해서는, 단지 트랜지스터(51, 52)를 턴오프하면 된다. 구체적으로, 마이크로프로세서(23)의 단자(63, 64)를 로우 레벨로 설정하면 된다.
이와 같이, 트랜지스터(51, 52)를 비도통시킴으로써, 슬레이브는 마스터의 어떠한 요청에도 응답하지 않는다. 그 결과, 마스터는 대기 상태에 놓이게 된다. 이러한 경우에, 슬레이브는 중계기(19) 내의 마이크로프로세서(23)에 응답하고, 마스터는 셋탑 박스(1) 내의 마이크로프로세서(5)에 응답한다.
IIC 버스(36)가 비도통 상태인 동안에, 중계기(19) 내의 마이크로프로세서(23)는 EDID 메모리(8)로부터 제어 데이터를 판독한다. 이러한 제어 데이터 판독은 IIC 버스(37)의 클록 라인(37CL)과 직렬 데이터 라인(37DT)을 포함하는 직렬 링크를 통해 이루어진다. 마이크로프로세서(23)는 IIC 버스 표준에 기초하여 단자(61, 62)를 통해 EDID 메모리(27)에 상기 판독된 제어 데이터를 기록한다.
이러한 기록 동작이 종료되면, 마이크로프로세서(23)는 단자(61, 62)를 개방시킨다. 다음에, 마이크로프로세서(23)는 단자(63, 64)를 하이로 설정한다. 이것에 의해, 트랜지스터(51, 52)가 턴온됨으로써, IIC 버스(36)의 클록 라인(36CL)과 직렬 데이터 라인(36DT)이 도통된다. 그 결과, EDID 메모리(27)로부터 제어 데이터가 판독될 수 있다.
마이크로프로세서(23)의 단자(65)를 H 레벨로 설정함으로써, 트랜지스터(53)가 턴온된다. 이것에 의해, IIC 버스(36)의 클록 라인(CL)이 L 레벨로 설정됨으로써, 마스터와 슬레이브간의 통신이 확실하게 중단된다. 즉, 마스터의 역할을 하는 셋탑 박스(1) 내의 마이크로프로세서(5)는 슬레이브의 역할을 하는 중계기(19) 내의 EDID 메모리(27)에 액세스할 수 없다.
이러한 경우에, 메모리 제어 장치의 기능은 마이크로프로세서(23)에 통합된 프로그램 또는 회로, 그 마이크로프로세서의 단자 및 스위칭 소자 등과 같은 회로 구성 요소에 의해 구현된다.
이와 같이, 마스터와 슬레이브간의 연결을 제어하는 스위칭 소자를 IIC 버스에 부착하고 스위칭 소자를 제어하는 기능을 슬레이브에 통합함으로써, 마스터가 슬레이브측의 메모리에 액세스하는 것을 금지시킬 수 있다. 트랜지스터를 스위칭 소자로 사용하였지만, 이것은 단지 일례일 뿐이며, 다른 종류의 스위칭 소자를 사용할 수도 있다.
메모리 제어 장치의 기능은 전술한 트랜지스터, 단자 및 프로그램과 다른 수단에 의해 구현될 수도 있다. 예컨대, 기록 금지 신호를 EDID 메모리(27)로 출력하여 그 메모리(27)를 기록 금지 상태로 설정하도록 마이크로프로세서(23)를 구성할 수 있다. 메모리 제어 장치를 구현함에 있어서, 하드웨어, 소프트웨어 및 펌웨어를 개별적으로 사용하거나 또는 조합하여 사용할 수 있다.
도 1 내지 도 9의 예에 있어서, 그래픽 호스트인 셋탑 박스(1) 또는 DVD 플레이어(18)와 텔레비전 수상기(2) 사이에 데이터 중계 장치로서 단일 중계기(19)를 배치하였지만, 상기 실시예를 이것으로 한정하는 것은 아니다. 2개 이상의 데이터 중계 장치를 그래픽 호스트와 텔레비전 수상기 사이에 배치할 수도 있다.
도 10은 중계기들이 복수단 구성으로 배치된 데이터 표시 시스템의 블록도이다. 도 10에 있어서, 도 2 내지 도 9의 구성 요소와 동일한 구성 요소에는 동일한 참조 번호를 부여하고, 그에 대한 상세한 설명을 생략한다.
3개의 중계기(19a, 19b, 19c)가 셋탑 박스(1)와 텔레비전 수상기(2) 사이에 배치되어, 그 둘을 연결한다. 각 중계기는 마이크로프로세서 및 EDID 메모리를 갖는장치라면 DVD 플레이, VTR, 텔레비전 수상기 등 어떤 종류의 장치이어도 좋다.
셋탑 박스(1)는 중계기(19a)에 대해서는 소스 장치이다. 중계기(19a)는 셋탑 박스(1)에 대해서는 싱크 장치인 반면에, 중계기(19b)에 대해서는 소스 장치이다. 중계기(19b)는 중계기(19a)에 대해서는 싱크 장치인 반면에, 중계기(19c)에 대해서는 소스 장치이다. 중계기(19c)는 중계기(19b)에 대해서는 싱크 장치인 반면에, 텔레비전 수상기(2)에 대해서는 소스 장치이다.
중계기(19a)는 마이크로프로세서(23a)와 EDID 메모리(27a)를 갖는다. 마이크로프로세서(23a)는 메모리 제어 장치(102a, 103a)를 갖는다.
중계기(19b)는 마이크로프로세서(23b)와 EDID 메모리(27b)를 갖는다. 마이크로프로세서(23b)는 메모리 제어 장치(102b, 103b)를 갖는다.
중계기(19c)는 마이크로프로세서(23c)와 EDID 메모리(27c)를 갖는다. 마이크로프로세서(23c)는 메모리 제어 장치(102c, 103c)를 갖는다.
셋탑 박스(1)의 마이크로프로세서(5)는 메모리 제어 장치(71)를 갖는다.
셋탑 박스(1)와 중계기(19a)는 IIC 버스(36a), 파워온 라인(30a) 및 핫 플러그 라인(33a)을 통해 상호 연결된다. IIC 버스(36a)는 메모리 제어 장치(71)와 메모리 제어 장치(102a)와 EDID 메모리(27a)를 연결한다. 파워온 라인(30a)은 마이크로프로세서(5)와 마이크로프로세서(23a)를 상호 연결하고, 셋탑 박스(1)의 상태를 나타낸다. 핫 플러그 라인(33a)은 마이크로프로세서(5)와 마이크로프로세서(23a)를 상호 연결하고, 중계기(19a)의 상태를 나타낸다.
중계기(19a)와 중계기(19b)는 IIC 버스(36b), 파워온 라인(30b) 및 핫 플러그 라인(33b)을 통해 상호 연결된다. IIC 버스(36b)는 메모리 제어 장치(103a)와 EDID 메모리(27b)를 연결한다. 메모리 제어 장치(102b)와 EDID 메모리(27b)는 버스(36b')를 통해 상호 연결된다. 이와 달리, IIC 버스(36b)는 메모리 제어 장치(103a)와 메모리 제어 장치(102b)와 EDID 메모리(27b)를 연결할 수도 있다. 파워온 라인(30b)은 마이크로프로세서(23a)와 마이크로프로세서(23b)를 상호 연결하고, 중계기(19a)의 상태를 나타낸다. 핫 플러그 라인(33b)은 마이크로프로세서(23a)와 마이크로프로세서(23b)를 상호 연결하고, 중계기(19b)의 상태를 나타낸다.
중계기(19b)와 중계기(19c)는 IIC 버스(36c), 파워온 라인(30c) 및 핫 플러그 라인(33c)을 통해 상호 연결된다. IIC 버스(36c)는 메모리 제어 장치(103b)와 EDID 메모리(27c)를 연결한다. 메모리 제어 장치(102c)와 EDID 메모리(27c)는 버스(36c')를 통해 상호 연결된다. 이와 달리, IIC 버스(36c)는 메모리 제어 장치(103b)와 메모리 제어 장치(102c)와 EDID 메모리(27c)를 연결할 수도 있다. 파워온 라인(30c)은 마이크로프로세서(23b)와 마이크로프로세서(23c)를 상호 연결하고, 중계기(19b)의 상태를 나타낸다. 핫 플러그 라인(33c)은 마이크로프로세서(23b)와 마이크로프로세서(23c)를 상호 연결하고, 중계기(19c)의 상태를 나타낸다.
중계기(19c)와 텔레비전 수상기(2)는 IIC 버스(36d), 파워온 라인(31d) 및 핫 플러그 라인(33d)을 통해 상호 연결된다. IIC 버스(36d)는 메모리 제어 장치(103c)와 EDID 메모리(8)를 연결한다. 파워온 라인(31d)은 마이크로프로세서(23c)와 EDID 메모리(8)를 상호 연결하고, 중계기(19c)의 상태를 나타낸다. 핫 플러그 라인(33d)은 마이크로프로세서(23c)와 EDID 메모리(8)를 상호 연결하고, 텔레비전 수상기(8)의 상태를 나타낸다.
도 6의 예에서와 같이, EDID 메모리(8)에는 텔레비전 수상기(2)의 표시 속성에 관한 정보를 포함하는 EDID 데이터가 저장된다.
EDID 메모리(8)에 저장된 제어 데이터는 마이크로프로세서(23c)를 통해 EDID 메모리(27c)에 저장된다. 마이크로프로세서(23c)는 제어 데이터가 EDID 메모리(27c)에 저장될 때까지, 계속해서 액세스 금지 신호를 핫 플러그 라인(33c)을 통해 중계기(19b) 내의 마이크로프로세서(23b)로 출력함으로써, 마이크로프로세서(23b)가 EDID 메모리(27c) 내의 제어 데이터에 액세스하는 것을 금지시킨다.
중계기(19b) 내의 마이크로프로세서(23b)는 마이크로프로세서(23c)가 액세스 금지 신호의 출력을 중단한 후에 EDID 메모리(27c) 내의 제어 데이터에 대한 액세스를 시작한다. 이것에 의해, 제어 데이터가 IIC 버스(36c)를 통해 전달된다. 마이크로프로세서(23b)의 메모리 제어 장치(102b)는 전달된 제어 데이터를 EDID 메모리(27b)에 기록한다. 마이크로프로세서(23b)는 제어 데이터가 EDID 메모리(27b)에 저장될 때까지, 계속해서 액세스 금지 신호를 핫 플러그 라인(33b)을 통해 마이크로프로세서(23a)로 출력함으로써, 마이크로프로세서(23a)가 EDID 메모리(27b) 내의 제어 데이터에 액세스하는 것을 금지시킨다.
마이크로프로세서(23a)는 마이크로프로세서(23b)가 액세스 금지 신호의 출력을 중단한 후에 EDID 메모리(27b) 내의 제어 데이터에 대한 액세스를 시작한다. 이것에 의해, 제어 데이터가 IIC 버스(36b)를 통해 전달된다. 마이크로프로세서(23a)의 메모리 제어 장치(102a)는 전달된 제어 데이터를 EDID 메모리(27a)에 기록한다. 마이크로프로세서(23a)는 제어 데이터가 EDID 메모리(27a)에 저장될 때까지, 계속해서 액세스 금지 신호를 핫 플러그 라인(33a)을 통해 셋탑 박스(1) 내의 마이크로프로세서(5)로 출력함으로써, 마이크로프로세서(5)가 EDID 메모리(27a) 내의 제어 데이터에 액세스하는 것을 금지시킨다.
마이크로프로세서(5)는 마이크로프로세서(23a)가 액세스 금지 신호의 출력을 중단한 후에 EDID 메모리(27a) 내의 제어 데이터에 대한 액세스를 시작한다. 이것에 의해, 제어 데이터가 IIC 버스(36a)를 통해 마이크로프로세서(5)로 전달된다.
마이크로프로세서(5)는 EDID 메모리(27a)에 액세스하여 취득한 제어 데이터에 기초하여 튜너 디코딩 장치(3)(도 10에서는 도시 생략)에서의 디코딩 모드를 설정한다.
이와 같이, 텔레비전 수상기(2)로부터의 제어 데이터의 판독과 디코딩 모드의 설정은 셋탑 박스(1)에 의해 완료된다. 상기 설정 후에, 셋탑 박스(1)로부터 중계기(19a, 19b, 19c)를 통해 텔레비전 수상기(2)로 DVI, EDID 및 HDCP 표준에 기초하여 데이터 전송이 이루어진다.
도 10의 예에서도, EDID 메모리(27a~27c)에 제어 데이터가 저장될 때까지, 다음 단의 마이크로프로세서(5, 23a~23c)에 의한 이전 단의 EDID 메모리(27a~27c) 내의 제어 데이터에 대한 액세스가 금지된다.
그러므로, 텔레비전 수상기(2) 내의 EDID 메모리(8)에 저장된 제어 데이터는 각 중계기 내의 메모리에 저장되는 도중에 전달되는 일이 없이 셋탑 박스(1)로 정확하게 전달된다.
도 10의 예에서는 3개의 중계기를 그래픽 호스트와 텔레비전 수상기 사이에 배치하였지만, 상기 실시예를 이것으로 한정하는 것은 아니다. 그래픽 호스트와 텔레비전 수상기 사이에 중계기를 더 적게 또는 더 많이 배치할 수도 있다.
각 중계기는 그 자체에 내장된 메모리에 제어 데이터가 저장되는 동안에는 그 메모리에 대한 액세스를 금지시킨다. 이것에 의해, 잘못된 제어 데이터가 소스 장치의 디코더로 전달되는 것을 방지한다. 그러므로, 소스 장치의 디코더는 오로지 정확한 제어 데이터에 따라 디지털 신호를 디코딩할 수 있다. 따라서, 디코더는 오작동하지 않을 것이다.
본 발명에 의하면, 전술한 바와 같이, 소스 장치의 역할을 하는 셋탑 박스 또는 DVD 플레이어는 텔레비전 수상기의 표시 속성에 맞지 않는 조건에 따른 데이터를 디코딩하지 않을 것이다.

Claims (27)

  1. 표시 속성(display attribute)을 나타내는 제어 데이터를 저장하는 표시 장치와;
    상기 표시 장치에 액세스하여 상기 표시 장치로부터 상기 제어 데이터를 판독하고, 상기 판독한 제어 데이터를 제1 메모리에 저장하며, 제1 소스 장치가 상기 제1 메모리에 액세스하는 경우에, 상기 판독한 제어 데이터가 상기 표시 장치로부터 상기 제1 메모리로 저장되는 것이 완료될 때까지는, 상기 제1 소스 장치가 상기 제1 메모리에 저장된 상기 판독한 제어 데이터에 액세스하는 것을 금지시키도록 구성된 데이터 중계 장치
    를 포함하고,
    상기 데이터 중계 장치는, 상기 표시 장치로부터 판독한 상기 제어 데이터를 상기 제 1 메모리로 저장하는 것을 완료할 때까지 상기 제 1 소스 장치가 상기 제 1 메모리에 액세스하는 것을 금지하기 위해, 핫 플러그 라인(hot plug line)을 통해 금지 신호(inhibiting signal)를 상기 제 1 소스 장치에 출력하는 것인 데이터 표시 시스템.
  2. 삭제
  3. 제1항에 있어서, 복수의 데이터 중계 장치가 상기 제1 소스 장치와 상기 표시 장치 사이에 직렬로 연결되는 것인 데이터 표시 시스템.
  4. 제1항에 있어서, 상기 표시 장치에 저장된 상기 제어 데이터를 상기 데이터 중계 장치로 전달하는 제1 데이터 버스와;
    상기 데이터 중계 장치 내의 상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 제2 데이터 버스를 더 포함하는 데이터 표시 시스템.
  5. 제1항에 있어서, 상기 표시 장치에 저장된 상기 제어 데이터를 상기 데이터 중계 장치로 전달하는 제1 데이터 버스와;
    상기 데이터 중계 장치 내의 상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 제2 데이터 버스를 더 포함하며,
    상기 데이터 중계 장치는 상기 제1 메모리에 대한 액세스의 존재 여부에 따라 상기 제2 데이터 버스의 도통/비도통을 제어할 수 있도록 상기 제2 데이터 버스에 연결된 단자를 갖는 것인 데이터 표시 시스템.
  6. 제1항에 있어서, 상기 표시 장치에 저장된 상기 제어 데이터를 상기 데이터 중계 장치로 전달하는 제1 직렬 링크와;
    상기 데이터 중계 장치 내의 상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 제2 직렬 링크를 더 포함하며,
    상기 데이터 중계 장치는 상기 제1 메모리에 대한 액세스의 존재 여부에 따라 상기 제2 직렬 링크의 도통/비도통을 제어할 수 있도록 상기 제2 직렬 링크에 연결된 단자와, 상기 제2 직렬 링크의 온오프 제어를 수행하는 스위칭 소자를 갖는 것인 데이터 표시 시스템.
  7. 삭제
  8. 제1항에 있어서, 상기 제1 소스 장치에 배치되고, 상기 데이터 중계 장치 내의 상기 제1 메모리에 액세스하여 상기 판독한 제어 데이터를 취득하는 제어 장치를 더 포함하는 데이터 표시 시스템.
  9. 제1항에 있어서, 상기 판독한 제어 데이터에 기초하여 제2 디지털 신호를 인코딩하여 제2 직렬 디지털 신호를 출력하는 제2 소스 장치와;
    상기 데이터 중계 장치에 배치되고, 상기 표시 장치로부터 전달된 상기 제어 데이터를 저장하는 제2 메모리와;
    상기 데이터 중계 장치에 배치되고, 상기 표시 장치에 액세스하여 상기 표시 장치로부터 취득한 상기 제어 데이터를 상기 제2 메모리에 저장하고, 제2 소스 장치가 상기 제2 메모리에 액세스하는 경우에, 상기 제어 데이터를 상기 표시 장치로부터 상기 제2 메모리로 저장하는 것을 완료한 후에, 상기 제2 메모리에 저장된 상기 제어 데이터를 상기 제2 소스 장치로 전달하도록 구성된 제어 장치를 더 포함하는 데이터 표시 시스템.
  10. 제9항에 있어서, 상기 데이터 중계 장치는 상기 제1 소스 장치와 상기 표시 장치 간에 데이터가 중계되는 동안에 상기 제2 소스 장치의 전원 상태가 활성으로 된 것을 검출한 경우에, 상기 제1 소스 장치와 상기 표시 장치 간의 데이터 전송을 리셋시키고 상기 제어 장치의 동작을 개시하는 것인 데이터 표시 시스템.
  11. 제1항에 있어서, 상기 제1 소스 장치는 상기 판독한 제어 데이터에 기초하여 제1 디지털 신호를 인코딩하여 직렬 디지털 신호를 출력하고, 상기 데이터 중계 장치는 상기 직렬 디지털 신호를 상기 제1 소스 장치로부터 상기 표시 장치로 중계하는 것인 데이터 표시 시스템.
  12. 표시 속성(display attribute)을 나타내는 제어 데이터를 저장하는 표시 장치와 제1 소스 장치 사이에 배치되는 데이터 중계 장치에 있어서,
    상기 표시 장치의 표시 속성을 나타내는 상기 제어 데이터를 저장하도록 구성된 제1 메모리와;
    상기 표시 장치에 액세스하여 상기 표시 장치로부터의 상기 제어 데이터를 판독하고, 상기 판독한 제어 데이터를 제1 메모리에 저장하며, 상기 제1 소스 장치가 상기 제1 메모리에 액세스하는 경우에, 상기 판독한 제어 데이터가 상기 표시 장치로부터 상기 제1 메모리로 저장되는 것이 완료될 때까지는, 상기 제1 소스 장치가 상기 제1 메모리에 저장된 상기 판독한 제어 데이터에 액세스하는 것을 금지시키도록 구성된 제1 제어 장치
    를 포함하고,
    상기 제 1 제어 장치는, 상기 표시 장치로부터의 상기 제어 데이터를 상기 제 1 메모리로 저장하는 것을 완료할 때까지 상기 제 1 소스 장치가 상기 제 1 메모리에 액세스하는 것을 금지하기 위해, 핫 플러그 라인(hot plug line)을 통해 금지 신호(inhibiting signal)를 상기 제 1 소스 장치에 출력하는 것인 데이터 중계 장치.
  13. 삭제
  14. 제12항에 있어서, 상기 제어 데이터를 상기 표시 장치로부터 상기 제1 메모리로 전달하는 제1 데이터 버스와;
    상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 제2 데이터 버스를 더 포함하는 데이터 중계 장치.
  15. 제12항에 있어서, 상기 제어 데이터를 상기 표시 장치로부터 상기 제1 메모리로 전달하는 제1 데이터 버스와;
    상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 제2 데이터 버스를 더 포함하며,
    상기 제1 제어 장치는 상기 제1 메모리에 대한 액세스의 존재 여부에 따라 상기 제2 데이터 버스의 도통/비도통을 제어할 수 있도록 상기 제2 데이터 버스에 연결된 단자를 갖는 것인 데이터 중계 장치.
  16. 제12항에 있어서, 상기 제어 데이터를 상기 표시 장치로부터 상기 제1 메모리로 전달하는 제1 직렬 링크와;
    상기 제1 메모리에 저장된 상기 판독한 제어 데이터를 상기 제1 소스 장치로 전달하는 제2 직렬 링크를 더 포함하며,
    상기 제1 제어 장치는 상기 제1 메모리에 대한 액세스의 존재 여부에 따라 상기 제2 직렬 링크의 도통/비도통을 제어할 수 있도록 상기 제2 직렬 링크에 연결된 단자와, 상기 제2 직렬 링크의 온오프 제어를 수행하는 스위칭 소자를 갖는 것인 데이터 중계 장치.
  17. 삭제
  18. 표시 속성을 나타내는 제어 데이터를 저장하는 표시 장치와 제1 소스 장치 사이에서 데이터를 중계하는 데이터 중계 방법에 있어서,
    상기 표시 장치에 액세스하여 상기 제어 데이터를 판독하는 단계와;
    상기 판독한 제어 데이터를, 상기 표시 장치와 상기 제 1 소스 장치 사이의 데이터 중계 장치의 제1 메모리에 저장하는 단계와;
    상기 제1 소스 장치가 상기 제1 메모리에 액세스하는 경우에, 상기 판독한 제어 데이터가 상기 표시 장치로부터 상기 제1 메모리로 저장되는 것이 완료될 때까지는, 상기 제1 소스 장치가 상기 제1 메모리에 저장된 상기 판독한 제어 데이터에 액세스하는 것을 금지시키는 단계
    를 포함하는 데이터 중계 방법.
  19. 제18항에 있어서, 상기 표시 장치로부터 상기 제어 데이터를 취득하기 전에 상기 제1 소스 장치의 전원 상태를 검출하는 단계와;
    상기 검출 후에 상기 표시 장치의 활성 상태를 알리는 신호를 출력하는 단계를 더 포함하는 데이터 중계 방법.
  20. 제18항에 있어서, 상기 제1 소스 장치로부터 상기 표시 장치로 데이터가 중계되는 동안에 제2 소스 장치의 전원 상태가 활성으로 된 것을 검출한 경우에, 상기 제1 소스 장치로부터 상기 표시 장치로의 데이터 전송을 리셋시키는 단계와;
    상기 리셋 후에 상기 표시 장치에 액세스하여 상기 제어 데이터를 취득하는 단계와;
    상기 제어 데이터를 제2 메모리에 저장하는 단계와;
    상기 제어 데이터를 상기 표시 장치로부터 상기 제2 메모리로 저장하는 것을 완료한 후에 상기 제2 소스 장치에 의한 상기 제2 메모리에 대한 액세스에 응답하여 상기 제2 메모리에 저장된 상기 제어 데이터를 전달하는 단계를 더 포함하는 데이터 중계 방법.
  21. 제19항에 있어서, 상기 제1 소스 장치에 의한 상기 제1 메모리에 대한 액세스는 상기 제1 소스 장치와 상기 제1 메모리 사이에 연결된 직렬 링크를 비도통시킴으로써 금지되는 것인 데이터 중계 방법.
  22. 삭제
  23. 삭제
  24. 데이터를 데이터 중계 장치의 메모리에 기록하는 단계와;
    상기 데이터를 상기 메모리에 기록하는 것을 완료할 때까지 핫 플러그 핀(hot plug pin)에 고전압 레벨을 인가하지 않는 단계와;
    상기 데이터를 상기 메모리에 기록하는 것을 완료한 후 상기 메모리로부터 데이터를 판독하는 단계
    를 포함하고,
    싱크 장치가 상기 메모리를 포함하고 소스 장치가 상기 메모리에 액세스하는 것인 데이터 판독 방법.
  25. 제24항에 있어서, 상기 고전압 레벨을 인가하지 않는 단계는 상기 데이터를 상기 메모리에 기록하는 것을 완료한 후에 상기 소스 장치가 상기 메모리로부터 상기 데이터를 판독하는 것을 허락하는 단계를 포함하는 것인 데이터 판독 방법.
  26. 제24항에 있어서, 상기 고전압 레벨을 인가하지 않는 단계는 상기 데이터를 상기 메모리에 기록하는 것을 완료할 때까지 상기 소스 장치가 상기 메모리로부터 상기 데이터를 판독하는 것을 금지시키는 단계를 포함하는 것인 데이터 판독 방법.
  27. 삭제
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