KR100524459B1 - Trench Formation Method for Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜치 형성 방법에 관한 것으로, 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막을 형성하는 단계와, 상기 감광막을 이용한 식각 공정으로 필드 영역의 질화막과 패드 산화막을 과도식각하는 단계와, 상기 질화막과 패드 산화막의 노출된 측벽 일부 및 노출된 실리콘 기판 중앙부의 일부를 식각하는 단계와, 상기 감광막을 제거하는 단계와, 상기 질화막을 마스크로 이용하여 트랜치 식각 공정을 실시하는 단계로 이루어지는 반도체 소자의 트랜치 형성 방법이 개시된다.The present invention relates to a method of forming a trench in a semiconductor device, comprising the steps of sequentially forming a pad oxide film and a nitride film on a silicon substrate, forming a photosensitive film for defining an active region and a field region, and using an etching process using the photosensitive film. Overetching the nitride film and the pad oxide film in the field region, etching a portion of the exposed sidewall of the nitride film and the pad oxide film and a portion of the exposed central portion of the silicon substrate, removing the photoresist film, masking the nitride film A method of forming a trench in a semiconductor device, the method comprising performing a trench etching process using a semiconductor device is disclosed.
Description
본 발명은 반도체 소자의 트랜치 형성 방법에 관한 것으로, 쉘로우 트랜치 분리(Shallow Trench Isolation; 이하 STI라 함) 공정 중 발생하는 마이크로 트랜치 현상을 방지하기 위한 반도체 소자의 트랜치 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench formation method of a semiconductor device, and more particularly, to a trench formation method of a semiconductor device for preventing a micro trench phenomenon occurring during a shallow trench isolation (STI) process.
STI 공정은 DRAM, SRAM, 플래쉬 메모리, 마스크 롬 등 모든 반도체 소자 제조에 적용되며, 특히 디자인 룰이 작은 고집적 소자 분리 공정에 효과적으로 적용할 수 있는 기술이다.The STI process is applied to all semiconductor device manufacturing, such as DRAM, SRAM, flash memory, and mask ROM, and is a technology that can be effectively applied to a high-density device isolation process with a small design rule.
도 1(a) 내지 1(e)는 종래 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1 (a) to 1 (e) are cross-sectional views of devices sequentially shown to explain a trench forming method of a conventional semiconductor device.
도 1(a)에 도시된 바와 같이, 실리콘 기판(11) 상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막(14)을 형성한다. 질화막(13)은 후속 화하적 기계적 연마(CMP) 공정시의 정지막으로 사용되며, 패드 산화막(12)은 질화막(13)에 의한 실리콘 기판(11)의 스트레스를 완화시키기 위한 목적으로 형성한다.As shown in FIG. 1A, the pad oxide film 12 and the nitride film 13 are sequentially formed on the silicon substrate 11, and the photosensitive film 14 for defining the active region and the field region is formed. . The nitride film 13 is used as a stop film in a subsequent mechanical mechanical polishing (CMP) process, and the pad oxide film 12 is formed for the purpose of relieving stress of the silicon substrate 11 by the nitride film 13.
도 1(b)에 도시된 바와 같이, 필드 영역의 질화막(13)과 패드 산화막(12)을 식각한다. 이때 과도 식각에 의해 실리콘 기판(11)에도 약간의 손실이 발생하게 된다(A 부분).As shown in FIG. 1B, the nitride film 13 and the pad oxide film 12 in the field region are etched. At this time, a slight loss occurs in the silicon substrate 11 due to the excessive etching (part A).
도 1(c)에 도시된 바와 같이, 필드 영역의 실리콘 기판(11)을 트랜치 식각한다. 이때, 트랜치의 코너 부분(B)이 가운데 부분에 비해 식각 속도가 빠르기 때문에 마이크로 트랜치 현상이 발생하게 된다. 도 2는 도 1(c)에 도시된 마이크로 트랜치의 셈(SEM) 사진이다.As shown in FIG. 1C, trench etching of the silicon substrate 11 in the field region is performed. At this time, since the corner portion B of the trench has a faster etching rate than the center portion, a micro trench phenomenon occurs. FIG. 2 is a SEM image of the micro trench shown in FIG. 1C.
도 1(d)는 트랜치가 형성된 전체 구조 상부에 갭 필링(gap filling) 산화막(15)을 형성한 상태를 나타내는 소자의 단면도이다. 트랜치의 코너 부분에서 발생한 마이크로 트랜치 현상(B 부분)은 국부적으로 트랜치 깊이의 차이를 유발하므로, 소자 분리 특성을 저하시키며, 갭 필링 산화막(15) 형성 공정시 갭 필링 특성을 저하시키는 부분(C)이 존재하게 된다.FIG. 1D is a cross-sectional view of a device illustrating a state in which a gap filling oxide film 15 is formed on an entire structure in which a trench is formed. The micro trench phenomenon (part B) generated in the corner portion of the trench locally causes a difference in the trench depth, thereby degrading device isolation characteristics and decreasing gap filling characteristics in the gap filling oxide film 15 forming process (C). Will exist.
도 1(e)는 실리콘 기판(11) 상부에 형성된 갭 필링 산화막(15), 질화막(13) 및 패드 산화막(12)을 제거하여 트랜치 내부에만 산화막(15)이 매립되어, 소자 분리막이 형성된 상태를 나타내는 소자의 단면도이다.FIG. 1E shows a state in which a device isolation layer is formed by removing the gap filling oxide layer 15, the nitride layer 13, and the pad oxide layer 12 formed on the silicon substrate 11 and filling the oxide layer 15 only in the trench. It is sectional drawing of the element which shows.
이와 같이, 종래에는 트랜치의 코너 부분이 중앙 부분보다 식각속도가 빨라 마이크로 트랜치 현상이 발생하게 되며, 이에 따라 후속 소자 분리 공정 진행 후 소자 분리 특성이 저하되는 문제점이 있다.As such, in the related art, a micro trench phenomenon occurs because the corner portion of the trench has a higher etching speed than the center portion, thereby degrading device isolation characteristics after a subsequent device separation process.
따라서, 본 발명은 트랜치 코너 부분보다 식각 속도가 느린 트랜치의 중앙 부분을 미리 식각한 다음 트랜치 식각 공정을 진행하므로써 단차 없이 완만한 단면을 갖는 트랜치를 형성할 수 있는 반도체 소자의 트랜치 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a method for forming a trench in a semiconductor device capable of forming a trench having a smooth cross section without a step by etching the center portion of the trench, which is slower than the trench corner portion, in advance and then performing a trench etching process. The purpose is.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜치 형성 방법은 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막을 형성하는 단계와, 상기 감광막을 이용한 식각 공정으로 필드 영역의 질화막과 패드 산화막을 과도식각하는 단계와, 상기 질화막과 패드 산화막의 노출된 측벽 일부 및 노출된 실리콘 기판 중앙부의 일부를 식각하는 단계와, 상기 감광막을 제거하는 단계와, 상기 질화막을 마스크로 이용하여 트랜치 식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The trench forming method of the semiconductor device according to the present invention for achieving the above object is a step of sequentially forming a pad oxide film and a nitride film on a silicon substrate, forming a photosensitive film for defining an active region and a field region, and the photosensitive film Overetching the nitride layer and the pad oxide layer in the field region by an etching process, etching a portion of the exposed sidewalls of the nitride layer and the pad oxide layer and a portion of the exposed center portion of the silicon substrate, and removing the photoresist layer; And performing a trench etching process using the nitride film as a mask.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3(a) 내지 3(e)는 본 발명에 따른 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.3 (a) to 3 (e) are cross-sectional views of devices sequentially shown to explain a trench forming method of a semiconductor device according to the present invention.
도 3(a)에 도시된 바와 같이, 실리콘 기판(31) 상에 패드 산화막(32) 및 질화막(33)을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막(34)을 형성한다. 질화막(33)은 후속 화하적 기계적 연마(CMP) 공정시의 정지막으로 사용하기 위하여 500 내지 3000Å의 두께로 형성하며, 패드 산화막(32)은 질화막(33)에 의한 실리콘 기판(31)의 스트레스를 완화시키기 위한 목적으로 1 내지 200Å의 두께로 형성한다. 또한, 실리콘 기판(31)과 질화막(33) 간의 스트레스 완화를 위하여 패드 산화막(32) 상부에 폴리실리콘층을 형성하는 과정을 추가할 수도 있다. 그리고, 감광막(34)은 실리콘 기판(31)이 실제 형성되는 트랜치의 폭보다 좁은 폭으로 오픈될 수 있도록 하는 것을 사용한다.As shown in FIG. 3A, a pad oxide film 32 and a nitride film 33 are sequentially formed on the silicon substrate 31, and a photosensitive film 34 for defining active and field regions is formed. . The nitride film 33 is formed to a thickness of 500 to 3000 kPa for use as a stop film in a subsequent mechanical mechanical polishing (CMP) process, and the pad oxide film 32 is stressed of the silicon substrate 31 by the nitride film 33. It is formed to a thickness of 1 to 200 kPa for the purpose of alleviating. In addition, a process of forming a polysilicon layer on the pad oxide layer 32 may be added to reduce stress between the silicon substrate 31 and the nitride layer 33. In addition, the photosensitive film 34 may be formed such that the silicon substrate 31 may be opened to a width narrower than the width of the trench to be actually formed.
도 3(b)에 도시된 바와 같이, 필드 영역의 질화막(33)과 패드 산화막(32)을 건식 식각한다. 이때 과도 식각에 의해 실리콘 기판(31)에도 약간의 손실이 발생하게 된다(A 부분). 이때, 질화막(33)과 패드 산화막(32)은 CHF3/Ar 혼합 가스, CHF3/CF4/Ar 혼합 가스, NF3/CF4/Ar 혼합 가스, NF3/CHF4/CF4/Ar 혼합 가스 및 C2F6, C3F8,C4F8 계열의 프레온 가스 중 어느 하나를 이용하여 RIE 또는 ME-RIE 타입의 장비에서 식각한다. 또한, 후속 공정인 트랜치 식각 공정시 형성되는 트랜치의 코너 부분과 중앙 부분간의 단차만큼(도 1(c)의 B 부분 참조) 실리콘층이 식각되도록 과도식각한다. 과도 식각을 위해서 O2 가스나 CO2 가스를 첨가한다.As shown in FIG. 3B, the nitride film 33 and the pad oxide film 32 in the field region are dry etched. At this time, a slight loss occurs in the silicon substrate 31 due to the excessive etching (part A). In this case, the nitride film 33 and the pad oxide film 32 are formed of the CHF 3 / Ar mixed gas, the CHF 3 / CF 4 / Ar mixed gas, the NF 3 / CF 4 / Ar mixed gas, the NF 3 / CHF 4 / CF 4 / Ar The mixed gas and one of the C 2 F 6 , C 3 F 8 , and C 4 F 8 series freon gases are used to etch the RIE or ME-RIE type of equipment. Further, the silicon layer is excessively etched so that the silicon layer is etched by the step difference between the corner portion and the center portion of the trench formed during the subsequent trench etching process (see part B of FIG. 1C). Add O 2 gas or CO 2 gas for transient etching.
도 3(c)에 도시된 바와 같이, 감광막(34)을 제거하지 않은 상태에서 질화막(33)과 패드 산화막(32)의 측벽을 등방성 식각하되, 실리콘 기판(31)과 식각 선택비가 높은 특성을 갖는 식각 조건에서 등방성 식각을 실시하여 단차(D 부분)가 형성되도록 한다. 질화막(33)와 패드 산화막(32) 측벽의 식각 정도는 마이크로 트랜치 현상을 감한하여 결정한다. 등방성 식각 공정은 HF, BOE, H3PO4 화합물 중 어느 하나를 이용하여 건식 식각 조건으로 실시하며, TCP 타입의 식각 장비에서 SF6/HBR/O2 혼합 가스를 사용하여 실시한다. 또한, 등방성 식각 공정을 감광막(34)을 제거한 후 실시하는 것도 가능하다.As shown in FIG. 3C, the sidewalls of the nitride film 33 and the pad oxide film 32 are isotropically etched without removing the photosensitive film 34, but the etching selectivity of the silicon substrate 31 is high. Isotropic etching is performed under the etching conditions to have a step (part D) formed. The etching degree of the sidewalls of the nitride film 33 and the pad oxide film 32 is determined by subtracting the micro trench phenomenon. The isotropic etching process is performed under dry etching conditions using any one of HF, BOE, and H 3 PO 4 compounds, and is performed using a SF 6 / HBR / O 2 mixed gas in a TCP type etching equipment. It is also possible to perform an isotropic etching process after removing the photosensitive film 34.
도 3(d)는 감광막(34)을 제거한 상태를 나타낸다. 도시된 것과 같이, 질화막(33)과 패드 산화막(32)의 측벽을 등방성 식각한 후 트랜치가 형성될 부분의 실리콘 기판(31)에 단차(D)가 발생한 것을 알 수 있다.3 (d) shows a state where the photosensitive film 34 is removed. As shown, it can be seen that after the isotropic etching of the sidewalls of the nitride film 33 and the pad oxide film 32, a step D occurs in the silicon substrate 31 in the portion where the trench is to be formed.
도 3(e)는 트랜치 식각 공정이 50% 진행된 후 실리콘 기판(31)의 단면도이다. 트랜치의 코너 부분(E)이 중앙 부분에 비해 식각 속도가 빠르기 때문에 트랜치 식각 공정 전 형성되었던 단차가 차츰 줄어들고 있음을 알 수 있다.3E is a cross-sectional view of the silicon substrate 31 after the trench etching process is 50%. Since the corner portion E of the trench is etched faster than the center portion, the step formed before the trench etching process is gradually decreasing.
도 3(f)는 트랜치 식각 공정을 완료한 후의 소자의 단면도이다. 트랜치 식각 공정은 Cl2 가스 또는 Cl2/Ar 혼합 가스에 SF6, HBr, N2, O2 등을 첨가하여 실시한다. 도시된 바와 같이, 트랜치 코너 부분에서 마이크로 트랜치 현상이 억제되어, 단차 없이 완만한 식각 단면(B')를 갖는 트랜치가 형성된 것을 알 수 있다.3 (f) is a cross-sectional view of the device after completing the trench etching process. The trench etching process is performed by adding SF 6 , HBr, N 2 , O 2, etc. to Cl 2 gas or Cl 2 / Ar mixed gas. As shown, it can be seen that the micro trench phenomenon is suppressed at the trench corner portion, so that a trench having a smooth etching cross section B 'is formed without a step.
이후, 트랜치 내부에 갭 필링 산화막이 매립되도록 하고 실리콘 기판 상에 형성된 패드 산화막, 질화막 및 갭 필링 산화막을 제거하므로써 소자 분리 공정을 완료한다.Thereafter, the gap isolation oxide film is buried in the trench, and the device isolation process is completed by removing the pad oxide film, the nitride film, and the gap peel oxide film formed on the silicon substrate.
이와 같이, 본 발명은 트랜치 식각 공정 전에 트랜치가 형성될 부분의 중앙이 코너 부분과 단차를 갖도록 하므로써 트랜치 식각에 의한 단차를 보상할 수 있다. 즉, 트랜치 식각 공정시 발생하는 마이크로 트랜치 현상을 감안하여, 이전 공정인 질화막/산화막 식각 공정에서 미리 단차를 만들어 놓으면, 마이크로 트랜치가 발생하는 코너 부분은 트랜치 식각해야할 깊이가 중앙 부분보다 깊어지게 된다. 이러한 단차는 트랜치의 코너 부분의 높은 식각율에 의해 발생하는 식각 깊이의 차이를 보상해 주는 역할을 한다.As described above, the present invention can compensate for the step difference due to the trench etching by making the center of the portion where the trench is to be formed has a step with the corner portion before the trench etching process. That is, in consideration of the micro trench phenomenon generated during the trench etching process, if a step is made in advance in the nitride / oxide film etching process, the corner portion where the micro trench is generated is deeper than the center portion. This step compensates for the difference in etching depth caused by the high etching rate of the corner portion of the trench.
상술한 바와 같이, 본 발명에 따르면 시각 패턴 불량, 갭 필링(gap filling) 특성 불량 및 소자 분리 특성을 저하시키는 마이크로 트랜치 현상을 방지하므로써 소자의 수율 및 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, it is possible to improve the yield and reliability of the device by preventing the micro pattern phenomenon that degrades the visual pattern defect, the gap filling characteristic defect and the device isolation characteristic.
도 1(a) 내지 1(e)는 종래 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.1 (a) to 1 (e) are cross-sectional views of devices sequentially shown in order to explain a trench forming method of a conventional semiconductor device.
도 2는 도 1(c)에 도시된 마이크로 트랜치의 셈(SEM) 사진.FIG. 2 is a SEM image of the micro trench shown in FIG.
도 3(a) 내지 3(e)는 본 발명에 따른 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.3 (a) to 3 (e) are cross-sectional views of devices sequentially shown in order to explain a trench forming method of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
31 : 실리콘 기판 32 : 패드 산화막31 silicon substrate 32 pad oxide film
33 : 질화막 34 : 감광막33 nitride film 34 photosensitive film
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1998
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