KR100511894B1

KR100511894B1 - 오프셋 보정회로

Info

Publication number: KR100511894B1
Application number: KR10-2000-0047964A
Authority: KR
Inventors: 이돈우
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2000-08-18
Filing date: 2000-08-18
Publication date: 2005-09-02
Also published as: US6392475B1; KR20020014597A; JP2002076799A; US20020021167A1

Abstract

본 발명은 차동 증폭기의 오프셋을 보정하는 오프셋 보정회로를 개시한다. 본 발명에 따른 오프셋 보정회로는 부하와 입력단, 차동 증폭기, 캐패시터, 제 1 내지 제 3 스위치를 포함하여 이루어진다. 입력단은 입력 전압을 입력받기 위한 것이다. 차동 증폭기는 차동 입력 전압을 입력받기 위한 비반전 입력단 및 반전 입력단을 갖고, 또 차동 입력 전압에 따른 출력 전압을 발생시키는 출력단을 갖는다. 캐패시터의 일단은 비반전 입력단에 연결된다. 제 1 스위치는 입력단과 캐패시터의 타단 사이에 연결되고, 제 1 클럭 신호에 의해 스위칭되며, 입력단과 캐패시터를 선택적으로 연결하여 입력 전압이 캐패시터에 전달되도록 한다. 제 2 스위치는 입력단과 비반전 입력단 사이에 연결되고, 제 2 클럭 신호에 의해 스위칭되며, 입력단과 비반전 입력단을 선택적으로 연결하여 입력 전압이 비반전 입력단에 전달되도록 한다. 제 3 스위치는 출력단과 커패시터의 타단 사이에 연결되고, 제 2 클럭 신호에 의해 스위칭되며, 출력단과 커패시터를 선택적으로 연결하여 출력 전압이 캐패시터에 전달되도록 한다.

Description

오프셋 보정회로{ OFFSET CORRECTING CIRCUIT}

본 발명은 오프셋 보정회로에 관한 것으로서, 특히 차동증폭기의 오프셋을 보정하는 오프셋 보정회로에 관한 것이다.

차동 증폭기는 전자공학에서 널리 쓰이는 증폭기로서, 차동 입력 전압이 입력되는 비반전 입력단과 반전 입력단을 갖고, 이 차동 입력 전압에 따른 출력 전압을 발생시키는 출력단을 포함한다. 이 차동 증폭기는 여러 가지 목적의 응용분야에서 매우 폭넓게 쓰이는데, 그 응용 가운데 하나는 버퍼이다. 버퍼로 쓰이는 차동 증폭기는 'Voltage Follower'라고도 한다. 이 버퍼에서, 차동 증폭기의 비반전 입력단에는 입력 신호가 입력되고, 반전 입력단에는 출력 신호가 피드백 된다.

도 1은 종래의 오프셋 보정회로를 나타낸 도면으로서, 미국특허 USP 6,049,246(AMPLIFIER OFFSET CANCELLATION USING CURRENT COPIER)에 개시되어 있다. 도 1에 나타낸 종래의 오프셋 보정회로는 출력단에 연결되는 전류 카피 회로(Current Copier Circuit)를 이용하여 오프셋 전류를 검출한다. 이후 차동 입력 전압에 의해 발생하는 출력 전압에서 오프셋 전압만큼을 상쇄시킴으로써 출력 전압에 포함된 오프셋 전압을 제거한다.

그러나, 상기한 바와 같은 종래의 오프셋 보정회로는, 오프셋 검출 및 보정을 위하여 차동 증폭기의 출력단에 전류 카피 회로가 구비된다. 이 전류 카피 회로는 오프셋 전압 검출을 1회 실시하여 저장한 다음, 이후에 발생하는 모든 출력 신호에 대해 검출된 오프셋 전압을 적용하여 오프셋 보정을 수행한다. 차동 증폭기의 입력 신호의 크기가 변화하면 출력 전압에 포함된 오프셋 전압의 크기도 변화하므로, 동일한 크기의 오프셋 전압을 모든 출력 신호의 오프셋 보정에 적용하면 정확한 오프셋 보정이 이루어질 수 없다.또한, 종래의 오프셋 보정회로는 오프셋 전압의 검출과 보상 과정에서 전류원을 이용하는데, 이 때문에 오프셋 검출 모드와 보정 모드에서 불필요한 전류 소모가 발생한다.

본 발명은 이와 같은 문제점을 해결하기 위해 제안된 것으로서, 차동 증폭기의 오프셋 보정에서 입력 신호의 크기가 변하더라도 정확한 오프셋 보정을 할 수 있으며, 오프셋 검출 및 보정 모드에서 불필요한 전류 소모가 발생하지 않도록 하는 것을 목적으로 한다.

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이러한 목적을 이루기 위한 본 발명은 입력단; 반전 입력단과 비반전 입력단을 갖고, 상기 반전 입력단과 출력단이 전기적으로 연결된 차동 증폭기; 상기 차동 증폭기의 비반전 입력단에 일단이 연결된 제 1캐패시터; 상기 입력단과 상기 제 1캐패시터의 타단 사이에 연결되며 제 1클럭 신호에 의해 스위칭되는 제 1스위치; 상기 입력단과 상기 차동 증폭기의 비반전 입력단 사이에 연결되며 제 2클럭 신호에 의해 스위칭되는 제 2스위치; 상기 차동 증폭기의 출력단과 상기 제 1캐패시터의 타단 사이에 연결되며 상기 제 2클럭신호에 의해 스위칭되는 제 3스위치; 및 상기 차동 증폭기의 출력단과 접지사이에 결합된 제 2캐패시터를 구비하며, 상기 차동 증폭기는 상기 제 1클럭 신호가 인에이블되고 상기 제 2클럭 신호가 디스에이블되는 타이밍 구간에서 입력신호의 오프셋을 보정한 출력신호를 발생하는 것을 특징으로 한다.본 발명에 따른 오프셋 보정회로의 바람직한 실시예를 첨부도면을 참조하여 설명하면 다음과 같다.도 2a는 본 발명에 따른 오프셋 보정회로의 제 1 실시예를 나타낸 회로도이고, 도 2b 내지 도 2e는 도 2a의 등가 회로도이다.

도 2a에 나타낸 바와 같이, 차동 증폭기(202)는 차동 입력 전압을 입력받기 위한 비반전 입력단(+)과 반전 입력단(-)을 갖고, 또 차동 입력 전압에 따른 출력 전압(V_OUT)을 발생시키는 출력단(220)을 갖는다. 입력단(214)으로는 입력 전압(V_IN)이 입력된다. 차동 증폭기(202)의 비반전 입력단(+)에는 저장 수단인 캐패시터(204)의 일단이 연결된다. 입력단(214)과 캐패시터(204)의 타단 사이에는 제 1 스위치인 엔모스 트랜지스터(206)가 연결된다. 엔모스 트랜지스터(206)는 제 1 제어 신호인 제 1 클럭 신호(Φ1)에 의해 제어되는데, 입력단(214)과 캐패시터(204)를 선택적으로 연결하여 입력 전압(V_IN)이 캐패시터(204)에 전달되도록 한다. 입력단(214)과 비반전 입력단(+) 사이에는 제 2 스위치인 엔모스 트랜지스터(208)가 연결된다. 엔모스 트랜지스터(208)는 제 2 제어 신호인 제 2 클럭 신호(Φ2)에 의해 제어되는데, 입력단(214)과 비반전 입력단(+)을 선택적으로 연결하여 입력 전압(V_IN)이 비반전 입력단(+)에 직접 입력되도록 한다. 출력단(220)과 캐패시터(204)의 타단 사이에는 제 3 스위치인 엔모스 트랜지스터(210)가 연결된다. 엔모스 트랜지스터(210)는 제 2 클럭 신호(Φ2)에 의해 제어되는데, 출력단(220)과 캐패시터(204)를 선택적으로 연결하여 출력 전압(V_OUT)이 캐패시터(204)에 피드백 되도록 한다. 그리고, 차동 증폭기(202)의 출력신호를 저장하기 위해 차동 증폭기(202)의 출력단과 접지 사이에 캐패시터(222)가 결합된다.

도 3은 본 발명에 따른 오프셋 보정회로의 제 1 실시예의 동작 특성을 나타낸 타이밍도 및 파형도이다. 도 3의 (a)∼(d)는 타이밍도인데, (a)는 입력 전압(V_IN), (b)는 제 1 클럭 신호(Φ1), (c)는 제 2 클럭 신호(Φ2), (d)는 출력 전압(V_OUT)이다. 도 3(e)는 출력 전압(V_OUT)의 파형도이다. 본 발명에 따른 차동 증폭기 회로의 오프셋 보정 장치는 도 3에 나타낸 클럭 신호(Φ1)(Φ2)의 구간 t1∼t4를 한 주기로 하여 오프셋 검출 및 보정을 수행한다.본 발명에 따른 오프셋 보정회로의 오프셋 보정 동작을 도 2a 내지 도 2e와 도 3을 참조하여 설명하면 다음과 같다.

구간 t1에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)는 각각 로우 레벨과 하이 레벨이므로, 도 2a의 엔모스 트랜지스터(206)는 턴 오프 되고 엔모스 트랜지스터(208)(210)는 턴 온 된다. 따라서 구간 t1에서는 도 2a의 회로를 도 2b와 같은 등가 회로로 나타낼 수 있다. 도 2b에 나타낸 바와 같이, 차동 증폭기(202)의 비반전 입력단(+)에는 입력 전압(V_IN)이 직접 입력된다. 차동 증폭기(202)의 출력 전압(V_OUT)은 캐패시터(204)에 피드백 된다. 이때의 차동 증폭기(202)의 출력 전압(V_OUT)은 입력 전압(V_IN)에 차동 증폭기(202) 오프셋 전압(ΔV)이 포함된 V_IN+ΔV이다. 따라서 캐패시터(204)에는 입력 전압(V_IN)과 출력 전압(V_OUT)의 전압 차인 오프셋 전압(ΔV)이 저장된다.

구간 t2에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)가 모두 로우 레벨이므로, 도 2a의 세 개의 엔모스 트랜지스터(206)(208)(210)는 모두 턴 오프 된다. 따라서 구간 t2에서는 도 2(a)의 회로를 도 2c와 같은 등가 회로로 나타낼 수 있다. 도 2(c)에 나타낸 바와 같이, 구간 t2에서 캐패시터(204)에는, 입력 전압(V_IN)과 출력 전압(V_OUT)이 전달되지 않으므로, 오프셋 전압(ΔV)이 그대로 저장되어 있다.

구간 t3에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)는 각각 하이 레벨과 로우 레벨이므로, 엔모스 트랜지스터(206)는 턴 온 되고 엔모스 트랜지스터(208)(210)는 턴 오프 된다. 따라서 구간 t3에서는 도 2a의 회로를 도 2d와 같은 등가 회로로 나타낼 수 있다. 도 2d에 나타낸 바와 같이, 차동 증폭기(202)의 출력 전압(V_OUT)이 반전 입력단(-)에 피드백 된다. 또 캐패시터(204)는 입력단(214)과 연결된다. 입력 전압(V_IN)과 캐패시터(204)에 저장되어 있는 오프셋 전압(ΔV)은 극성이 반대이므로, 차동 증폭기(202)의 비반전 입력단(+)에 입력되는 비반전 입력 전압은 입력 전압(V_IN)에서 오프셋 전압(ΔV)만큼 상쇄된 V_IN-ΔV이다. 차동 증폭기(202)의 출력 전압(V_OUT)은 비반전 입력 전압에 차동 증폭기(202)의 오프셋 전압(ΔV)이 더해진 것이므로, 구간 t3에서의 출력 전압(V_OUT)은 V_IN-ΔV+ΔV=V_IN이다. 즉, 구간 t3에서 출력 전압(V_OUT)은 입력 전압(V_IN)과 동일한 크기이며, 이는 출력 전압(V_OUT)에 포함된 차동 증폭기(202)의 오프셋이 보정된 것을 의미한다.

구간 t4에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)가 모두 로우 레벨이므로, 도 2a의 세 개의 엔모스 트랜지스터(206)(208)(210)는 모두 턴 오프 된다. 따라서 구간 t4에서는 도 2a의 회로를 도 2e와 같은 등가 회로로 나타낼 수 있다. 도 2e에 나타낸 바와 같이, 구간 t4에서는 차동 증폭기(202)의 새로운 입력 전압(V_IN)이 없으므로, 현재의 출력 전압(V_OUT)이 그대로 유지된다. 이후 계속되는 또 다른 구간 t1∼t4 동안에 새로운 입력 전압(V_IN)에 대해 상술한 것과 같은 오프셋 검출 및 보정이 반복 실시된다.

본 발명에 따른 오프셋 보정회로의 제 1 실시예는, 오프셋 검출 모드에서 오프셋이 보정되지 않은 출력 전압을 먼저 발생시키고 이후 보정 모드에서 오프셋을 보정한 출력 전압을 발생시킨다. 이렇게 하면 출력단을 미리 구동시켜 놓은 다음 오프셋이 보정되는 즉시 보정된 출력 전압을 부하에 전달할 수 있어 동작 속도를 향상시킨다.

도 4a는 본 발명에 따른 오프셋 보정회로의 제 2 실시예를 나타낸 회로도이고, 도 4b 내지 도 4e는 도 4a의 등가 회로도이다.도 4a에 나타낸 바와 같이, 차동 증폭기(402)는 차동 입력 전압을 입력받기 위한 비반전 입력단(+)과 반전 입력단(-)을 갖고 또 차동 입력 전압에 따른 제 1 출력 전압(V₄₁₈)을 발생시키는 제 1 출력단(418)을 갖는다. 입력단(414)으로는 입력 전압(V_IN)이 입력된다. 제 2 출력단(420)은 제 2 출력 전압(V_OUT)을 발생시키는데, 여기에 캐패시터(422)가 연결된다. 비반전 입력단(+)에는 캐패시터(404)가 연결된다. 입력단(414)과 캐패시터(404) 사이에는 제 1 스위치인 엔모스 트랜지스터(406)가 연결된다. 엔모스 트랜지스터(406)는 제 1 클럭 신호(Φ1)에 의해 제어되는데, 입력단(414)과 캐패시터(404)를 선택적으로 연결하여 입력 전압(V_IN)이 캐패시터(404)에 전달되도록 한다. 입력단(414)과 비반전 입력단(+) 사이에는 제 2 스위치인 엔모스 트랜지스터(408)가 연결된다. 엔모스 트랜지스터(408)는 제 2 클럭 신호(Φ2)에 의해 제어되는데, 비반전 입력단(+)과 입력단(414)을 선택적으로 연결하여 입력 전압(V_IN)이 비반전 입력단(+)에 직접 입력되도록 한다. 출력단(418)과 캐패시터(404) 사이에는 제 3 스위치인 엔모스 트랜지스터(410)가 연결된다. 엔모스 트랜지스터(410)는 제 2 클럭 신호(Φ2)에 의해 제어되는데, 제 1 출력단(418)과 캐패시터(404)를 선택적으로 연결하여 제 1 출력 전압(V₄₁₈)이 캐패시터(404)에 피드백 되도록 한다. 출력단(418)과 부하(422) 사이에는 제 4 스위치인 엔모스 트랜지스터(412)가 연결된다. 엔모스 트랜지스터(412)는 제 1 클럭 신호(Φ1)에 의해 제어되는데, 제 1 출력단(418)과 부하(422)를 선택적으로 연결하여 제 1 출력 전압(V₄₁₈)으로부터 제 2 출력 전압(V_OUT)이 발생하도록 한다.

도 5는 본 발명에 따른 오프셋 보정회로의 제 2 실시예의 동작 특성을 나타낸 타이밍도 및 파형도이다. 도 5의 (a)∼(d)는 타이밍도인데, (a)는 입력 전압(V_IN), (b)는 제 1 클럭 신호(Φ1), (c)는 제 2 클럭 신호(Φ2), (d)는 출력 전압(V_OUT)이다. 도 5(e)는 출력 전압(V_OUT)의 파형도이다. 본 발명에 따른 오프셋 보정회로 도 5에 나타낸 클럭 신호(Φ1)(Φ2)의 구간 t1∼t4를 한 주기로 하여 오프셋 검출 및 보정을 수행한다. 본 발명에 따른 오프셋 보정회로의 오프셋 보정 동작을 도 4a 내지 도 4e와 도 5를 참조하여 설명하면 다음과 같다.

구간 t1에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)는 각각 로우 레벨과 하이 레벨이므로, 도 4(a)의 엔모스 트랜지스터(406)(412)는 턴 오프 되고 엔모스 트랜지스터(408)(410)는 턴 온 된다. 따라서 구간 t1에서는 도 4a의 회로를 도 4b와 같은 등가 회로로 나타낼 수 있다. 도 4b에 나타낸 바와 같이, 차동 증폭기(402)의 비반전 입력단(+)에는 입력 전압(V_IN)이 직접 입력된다. 차동 증폭기(402)의 제 1 출력 전압(V₄₁₈)이 캐패시터(404)에 피드백 된다. 이때의 차동 증폭기(402)의 제 1 출력 전압(V₄₁₈)은 입력 전압(V_IN)에 차동 증폭기(402) 오프셋 전압이 포함된 V_IN+ΔV이다. 따라서 캐패시터(404)에는 입력 전압(V_IN)과 제 1 출력 전압(V₄₁₈)의 전압 차인 오프셋 전압(ΔV)이 저장된다. 부하(422)와 연결되는 엔모스 트랜지스터(412)는 턴 오프 되어 있으므로 제 2 출력단(420)이 개방되어 하이 임피던스 상태가 된다.

구간 t2에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)가 모두 로우 레벨이므로, 도 4(a)의 네 개의 엔모스 트랜지스터(406)(408)(410)(412)가 모두 턴 오프 된다. 따라서 구간 t2에서는 도 4a의 회로를 도 4c와 같은 등가회로로 나타낼 수 있다. 도 4c에 나타낸 바와 같이, 구간 t2에서 캐패시터(404)에는, 입력 전압(V_IN)과 출력 전압(V_OUT)이 전달되지 않으므로, 오프셋 전압(ΔV)이 그대로 저장되어 있다.

구간 t3에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)는 각각 하이 레벨과 로우 레벨이므로, 엔모스 트랜지스터(406)(412)는 턴 온 되고 엔모스 트랜지스터(408)(410)는 턴 오프 된다. 따라서 구간 t3에서는 도 4a의 회로를 도 4d와 같은 등가 회로로 나타낼 수 있다. 도 4d에 나타낸 바와 같이, 차동 증폭기(402)의 제 1 출력 전압(V₄₁₈)이 반전 입력단(-)에 피드백 된다. 또 캐패시터(404)는 입력단(414)과 연결된다. 입력 전압(V_IN)과 캐패시터(404)에 저장되어 있는 오프셋 전압(ΔV)은 극성이 반대이므로, 차동 증폭기(402)의 비반전 입력 전압은 입력 전압(V_IN)에서 오프셋 전압(ΔV)만큼 상쇄된 V_IN-ΔV이다. 차동 증폭기(402)의 제 1 출력 전압(V₄₁₈)은 비반전 입력 전압에 차동 증폭기(402)의 오프셋 전압(ΔV)이 더해진 것이므로, 구간 t3에서의 제 1 출력 전압(V₄₁₈)은 V_IN-ΔV+ΔV=V_IN이다. 또 구간 t3에서 차동 증폭기(402)의 제 1 출력단(418)은 제 2 출력단(420)과 연결되므로 이로부터 제 2 출력 전압(V_OUT)이 발생한다. 이 때 제 2 출력 전압(V_OUT)의 크기는 입력 전압(V_IN)과 동일하다. 이는 제 2 출력 전압(V_OUT)에 포함된 차동 증폭기(402)의 오프셋이 보정된 것을 의미한다.

구간 t4에서, 제 1 클럭 신호(Φ1)와 제 2 클럭 신호(Φ2)가 모두 로우 레벨이므로, 도 4a의 네 개의 엔모스 트랜지스터(406)(408)(410)(412)가 모두 턴 오프 된다. 따라서 구간 t4에서는 도 4a의 회로를 도 4e와 같은 등가 회로로 나타낼 수 있다. 도 4e에 나타낸 바와 같이, 구간 t4에서는 차동 증폭기(402)의 새로운 입력 전압(V_IN)이 없으므로, 현재의 제 1 출력 전압(V₄₁₈)이 그대로 유지된다. 이후 계속되는 또 다른 구간 t1∼t4 동안에 새로운 입력 전압(V_IN)에 대해 상술한 것과 같은 오프셋 검출 및 보정이 반복 실시된다.

본 발명에 따른 오프셋 보정회로의 제 2 실시예는, 제 1 실시예와 달리, 오프셋 검출 모드에서는 출력이 발생하지 않는다. 실시예 2의 오프셋 보정회로는 확실한 레벨의 출력 전압(V_OUT)만을 부하에 전달할 필요가 있을 때 응용할 수 있다.

이상에서와같이, 본 발명에 따른 오프셋 보정회로는 스위칭 수단과 저장수단을 이용하여 간이하게 회로를 구성하고, 클럭 신호에 의해 이 스위칭 수단의 스위칭 타이밍을 제어함으로써, 공정상의 미스매치(mismatch) 때문에 발생하는 랜덤 오프셋을 충분히 보정할 뿐만 아니라, 신호 입력 때마다 오프셋 값을 검출하여 오프셋 보정을 수행하므로 최적의 오프셋 보정이 이루어진다. 또한, 오프셋 검출과 보정이 가능하므로, 종래의 기술과 비교할 때 칩 사이즈를 줄일 수 있다.

도 1은 종래의 오프셋 보정회로를 나타낸 도면.

도 2a는 본 발명에 따른 오프셋 보정회로의 제 1 실시예를 나타낸 회로도.도 2b 내지 도 2e는 도 2a의 등가 회로도.

도 3은 본 발명에 따른 오프셋 보정회로의 제 1 실시예의 동작 특성을 나타낸 타이밍도 및 파형도.

도 4a는 본 발명에 따른 오프셋 보정회로의 제 2 실시예를 나타낸 회로도.도 4b 내지 도 4e는 도 4a의 등가 회로도.

도 5는 본 발명에 따른 오프셋 보정회로의 제 2 실시예의 동작 특성을 나타낸 타이밍도 및 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

202, 402 : 차동 증폭기

204, 222, 404, 422 : 캐패시터

206, 208, 210, 406, 408, 410, 412 : 엔모스 트랜지스터

V_IN : 입력 전압

V_OUT : 출력 전압

Φ1, Φ2 : 클럭 신호

ΔV : 오프셋 전압

Claims

입력단;

반전 입력단과 비반전 입력단을 갖추고, 상기 반전 입력단과 출력단이 전기적으로 연결된 차동 증폭기;

상기 차동 증폭기의 비반전 입력단에 일단이 연결된 제 1캐패시터;

상기 입력단과 상기 제 1캐패시터의 타단 사이에 연결되며 제 1클럭 신호에 의해 스위칭되는 제 1스위치;

상기 입력단과 상기 차동 증폭기의 비반전 입력단 사이에 연결되며 제 2클럭 신호에 의해 스위칭되는 제 2스위치;

상기 차동 증폭기의 출력단과 상기 제 1캐패시터의 타단 사이에 연결되며 상기 제 2클럭신호에 의해 스위칭되는 제 3스위치; 및

상기 차동 증폭기의 출력단과 접지사이에 결합된 제 2캐패시터를 구비하며,

상기 차동 증폭기는 상기 제 1클럭 신호가 인에이블되고 상기 제 2클럭 신호가 디스에이블되는 타이밍 구간에서 입력신호의 오프셋을 보정한 출력신호를 발생하는 것을 특징으로 하는 오프셋 보정회로.
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