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KR100518606B1 - 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 - Google Patents

실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 Download PDF

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KR100518606B1
KR100518606B1 KR10-2003-0093682A KR20030093682A KR100518606B1 KR 100518606 B1 KR100518606 B1 KR 100518606B1 KR 20030093682 A KR20030093682 A KR 20030093682A KR 100518606 B1 KR100518606 B1 KR 100518606B1
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KR
South Korea
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mask layer
forming
silicon substrate
layer pattern
etching
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KR10-2003-0093682A
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전정식
홍준식
김지홍
박홍미
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삼성전자주식회사
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Abstract

리세스 채널 어레이 트랜지스터의 제조 방법을 제공한다. 본 발명은 실리콘 기판과 식각 선택비가 큰 마스크층 패턴을 이용하여 실리콘 기판 및 분리 절연막을 식각하여 리세스 채널 트랜치를 형성한다. 이어서, 상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성한 후, 상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하여 리세스 채널 어레이 트랜지스터를 완성한다. 본 발명은 리세스 채널 트랜치 형성시 실리콘 기판에 대해 식각 선택비가 큰 마스크층 패턴을 이용하여 리세스 채널 트랜치의 깊이를 용이하게 조절하고, 실리콘 기판의 식각 균일도를 높일 수 있다.

Description

실리콘 기판과 식각 선택비가 큰 마스크층을 이용한 리세스 채널 어레이 트랜지스터의 제조 방법{Method for fabricating a recess channel array transistor using a mask layer having high etch selectivity for silicon substrate}
본 발명은 트랜지스터 반도체 소자 제조 방법에 관한 것으로, 특히, 리세스 채널 어레이 트랜지스터의 제조 방법에 관한 것이다.
집적 회로 반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는 데 어려움이 증가되고 있다. 예를 들어, 집적 회로 소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 단채널(short channel)화가 급격히 진행되고 있다. 이에 따라, 단채널 효과(short channel effect)가 빈번하게 발생하고 있다.
이러한 단채널 효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch through)가 심각히 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널 효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히, 제한된 게이트 선폭에 대해서 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 실리콘 기판을 리세스하여 채널의 길이를 보다 연장시키려는 시도로서 리세스 채널 어레이 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.
도 1 내지 도 5는 종래 기술에 따른 리세스 채널 어레이 트랜지스터의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 실리콘 기판(100)의 트랜치(102)에 매몰된 분리 절연막(104, isolation insulating layer)을 형성하여 액티브 영역(Active region, AR)을 정의한다. 상기 분리 절연막(104)은 산화막으로 형성한다. 상기 분리 절연막(104)이 형성된 영역은 필드 영역(Field region, FR)이 된다. 상기 트랜치(102) 내벽에는 라이너막(103)을 형성하여 분리 절연막(104)을 보호한다. 상기 라이너막(103)은 질화막으로 형성한다.
상기 분리 절연막(104)이 형성된 실리콘 기판(100)의 전면에 버퍼 절연막(106)을 형성한다. 상기 버퍼 절연막(106)은 100 내지 200Å의 두께의 산화막으로 형성한다. 이어서, 상기 버퍼 절연막(106) 상에 폴리실리콘 마스크층(108)을 형성한다. 상기 폴리실리콘 마스크층(108)은 1000Å의 두께로 형성한다.
도 2를 참조하면, 상기 폴리실리콘 마스크층(108) 상에 유기 반사 방지막(110, organic anti-reflective coating layer)을 형성한다. 상기 유기 반사 방지막(110)은 800Å의 두께로 형성한다. 상기 유기 반사 방지막(110)은 후공정에서 포토레지스트 패턴 형성을 위해 노광할 때 상기 폴리실리콘 마스크층(108)으로부터의 빛의 반사를 방지하기 위하여 형성한다. 상기 유기 반사 방지막(110) 상에 사진식각공정을 이용하여 포토레지스트 패턴(112)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(112)을 식각 마스크로 유기 반사 방지막(110), 폴리실리콘 마스크층(108) 및 버퍼 절연막(106)을 식각하여 유기 반사 방지막 패턴(110a), 폴리실리콘 마스크층 패턴(108a) 및 버퍼 절연막 패턴(106a)을 순차적으로 형성한다. 상기 유기 반사 방지막(110), 폴리실리콘 마스크층(108) 및 버퍼 절연막(106)의 식각은 폴리실리콘 식각 장비로 HBr 및 Cl2 가스를 이용한 플라즈마 방법으로 수행한다. 상기 유기 반사 방지막 패턴(110a), 폴리실리콘 마스크층 패턴(108a) 및 버퍼 절연막 패턴(106a)에 의하여 실리콘 기판(100)의 표면이 일부 노출된다. 상기 노출된 부분에 후공정에서 리세스 채널 트랜치가 형성된다.
도 4 및 도 5를 참조하면, 도 4에 도시한 바와 같이 앞선 공정에서 식각 마스크로 이용된 포토레지스트 패턴(112a) 및 유기 반사 방지막 패턴(110a)을 순차적으로 제거한다. 이렇게 되면, 실리콘 기판(100) 상에는 버퍼 절연막 패턴(106a) 및 폴리실리콘 마스크층 패턴(108a)만이 남게 된다.
다음에, 도 4 및 도 5에 도시한 바와 같이 상기 폴리실리콘 마스크층 패턴(108a) 및 버퍼 절연막 패턴(106a)을 식각 마스크로 하여 실리콘 기판(100) 및 분리 절연막(104)을 식각하여 리세스 채널 트랜치(114, 116)를 형성한다. 상기 실리콘 기판(100) 및 분리 절연막(104)의 식각은 폴리실리콘 식각 장비를 이용하여 Ar, CF4, Cl2, 및 O2의 조합 가스를 이용하여 플라즈마 식각 방법으로 수행한다.
상기 리세스 채널 트랜치(114, 116)는 다음의 두 단계로 식각한다. 즉, 1 단계로 상기 폴리실리콘 마스크층 패턴(108a)이 모두다 식각되는 끝점(endpoint)까기 상기 실리콘 기판(100)을 식각한 후, 2 단계로 오버 식각을 수행한다.
상기 폴리실리콘 마스크층 패턴(108a)과 실리콘 기판(100)의 식각율이 거의 동일하기 때문에 상기 폴리실리콘 마스크층 패턴(108a)이 식각되는 높이만큼 실리콘 기판(100)이 식각되어 리세스 채널 트랜치의 깊이(H2)가 결정된다. 다시 말해, 상기 리세스 채널 트랜치의 깊이(H2)는 폴리실리콘 마스크층 패턴의 높이에 따라 결정된다.
그리고, 분리 절연막(104)에 대해 폴리실리콘 마스크층 패턴(108a)의 식각 선택비를 크게 하였기 때문에 분리 절연막(104)에 형성되는 리세스 채널 트랜치(114)의 깊이(H2)는 상기 실리콘 기판(100)에 형성되는 리세스 채널 트랜치(116)의 깊이(H1)보다 작게 된다. 다음에, 리세스 채널 트랜치(114, 116)의 내에 게이트 산화막(미도시) 및 리세스 게이트 스택(미도시)을 형성함으로써 리세스 채널 어레이 트랜지스터를 완성한다.
그런데, 종래의 리세스 채널 어레이 트랜지스터의 제조 방법은 도 3에 설명한 바와 같이 폴리실리콘막 식각 장비에서 폴리실리콘 마스크층(108)을 식각하기 때문에 버퍼 절연막(106)을 효과적으로 식각하기 힘든 단점이 있다. 다시 말해, 폴리실리콘 마스크층(108) 식각시 사용되는 HBr 및 Cl2 가스는 산화막 선택비가 높기 때문에 폴리실리콘 마스크층(108)의 식각이 끝나고 버퍼 절연막(106)이 드러나게 되면 식각시 발생된 반응 생성물이 버퍼 절연막(16)에 붙어 산화막 부산물을 발생시킨다. 이렇게 발생된 산화막 부산물은 리세스 채널 트랜치의 프로파일 및 리세스 채널 트랜치의 깊이 균일도를 불량하게 한다.
그리고, 종래의 리세스 채널 어레이 트랜지스터의 제조 방법은 도 4 및 도 5에서 설명한 리세스 채널 트랜치의 형성 공정에서 리세스 채널 트랜치의 깊이 조절 및 실리콘 기판의 식각 균일도를 확보하기가 어려운 단점이 있다. 이와 관련하여 실리콘 기판에 형성되는 리세스 채널 트랜치의 형성 과정을 도 6 내지 도 8을 참조하여 보다 상세히 설명한다.
도 6 내지 도 8은 도 4 및 도 5의 리세스 채널 트랜치의 형성 과정을 설명하기 위한 모식도이다. 도 6 내지 도 8에서, 도 4 및 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
도 6을 참조하면, 실리콘 기판(100) 상에 버퍼 절연막 패턴(106a) 및 폴리실리콘 마스크층 패턴(108a)이 형성되어 있다. 상기 버퍼 절연막 패턴(106a) 및 폴리실리콘 마스크층 패턴(108a)에 의하여 실리콘 기판(100)이 노출되어 있다. 상기 노출된 실리콘 기판(100) 부분에는 리세스 채널 트랜치가 형성될 부분이다. 그리고, 상기 리세스 채널 트랜치가 형성될 부분은 실리콘 기판(100) 전체적으로 보면 좁은 영역(Narrow Region, NR), 예컨대 셀 영역이며, 리세스 채널 트랜치가 형성되지 않는 영역은 넓은 영역(Wide Region, WR)이다.
도 7을 참조하면, 도 7은 실리콘 기판의 좁은 영역에 리세스 채널 트랜치가 조금 형성된 상태를 나타낸 도면이다. 폴리실리콘 마스크층 패턴(108a) 및 버퍼 절연막 패턴(106a)을 식각 마스크로 하여 실리콘 기판(100)을 식각하여 좁은 영역(NR)에 리세스 채널 트랜치(116)를 형성한다. 상기 리세스 채널 트랜치(116)의 깊이는 상기 폴리실리콘 마스크층이 식각된 부분(120)의 높이에 해당된다. 도 7에서, 화살표는 식각 방향을 나타낸다.
도 8을 참조하면, 도 8은 실리콘 기판(100)의 좁은 영역(NR)에 리세스 채널 트랜치(116)가 완전히 형성된 상태를 나타낸 도면이다. 폴리실리콘 마스크층 패턴(108a) 및 버퍼 절연막 패턴(106a)을 식각 마스크로 하여 실리콘 기판(100)을 식각하여 좁은 영역(NR)에 리세스 채널 트랜치(116)를 형성한다. 상기 리세스 채널 트랜치(116)의 깊이는 상기 폴리실리콘 마스크층(108a)이 식각된 부분(122)의 높이에 해당된다.
그런데, 도 8의 리세스 채널 트랜치(116)는 좁은 지역(셀 지역)에만 형성하기 때문에 폴리실리콘 마스크층 패턴(108a)이 모두 식각된 후에는 넓은 지역의 버퍼 절연막 패턴(106a)은 드러나면 식각 챔버 내의 분위기 변화가 심하게 된다. 이에 따라, 도 8의 화살표로 표시한 바와 같이 플라즈마 식각 가스가 좁은 지역(NR)의 리세스 채널 트랜치(116)로 집중된다. 이렇게 플라즈마 식각 가스가 좁은 지역에 형성된 리세스 채널 트랜치(116)로 집중되면 리세스 채널 트랜치(116)의 깊이를 조절하기 어렵고 실리콘 기판(100)의 식각 균일도를 확보하기가 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 리세스 채널 트랜치의 깊이를 조절할 수 있고 실리콘 기판의 식각 균일도를 높일 수 있는 리세스 채널 어레이 트랜지스터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 리세스 채널 어레이 트랜지스터의 제조 방법은 분리 절연막 및 액티브 영역이 한정된 실리콘 기판 상에 버퍼 절연막과, 상기 실리콘 기판과 식각 선택비가 큰 마스크층을 형성하는 것을 포함한다. 상기 마스크층은 실리콘 질화막, 예컨대 SiON막이나 SiXNY막을 이용할 수 있다.
이어서, 상기 마스크층 및 버퍼 절연막을 선택적으로 식각하여 상기 액티브 영역의 및 분리 절연막의 일부를 노출하는 마스크층 패턴 및 버퍼 절연막 패턴을 형성한다. 상기 노출된 액티브 영역의 실리콘 기판 및 분리 절연막을 식각하여 리세스 채널 트랜치를 형성한다.
상기 리세스 채널 트랜치를 형성을 위한 식각시 상기 실리콘 기판에 대한 마스크층 패턴의 식각 선택비를 3:1로 할 수 있다. 상기 리세스 채널 트랜치를 형성할 때 상기 마스크층 패턴은 실리콘 기판에 대해 식각 선택비가 크기 때문에 모두다 식각되지 않고 일부가 남게 된다. 이렇게 남겨된 마스크층 패턴으로 인하여 상기 리세스 채널 트랜치 형성시 식각 챔버 내의 분위기가 분위기 변화가 심하지 않아 리세스 채널 트랜치의 깊이를 조절하기 용이하고 실리콘 기판의 식각 균일도를 높일 수 있다.
다음에, 상기 남겨진 마스크층 패턴을 제거한다. 상기 남겨진 마스크층 패턴의 제거시에 상기 트랜치의 측벽에 형성된 실리콘 펜스도 동시에 제거한다. 상기 마스크층 패턴 및 실리콘 펜스의 동시 제거는 화학적 건식 식각 방법 또는 습식 식각 방법을 이용하여 수행할 수 있다. 이렇게 남겨진 마스크층 패턴의 제거시에 실리콘 펜스도 동시에 제거하므로 제조 공정을 추가하지 않아도 된다.
다음에, 상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성한 후, 상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하여 리세스 채널 어레이 트랜지스터를 완성한다.
이상과 같이 본 발명은 리세스 채널 트랜치 형성시 실리콘 기판에 대해 식각 선택비가 큰 마스크층 패턴을 이용하여 리세스 채널 트랜치의 깊이를 용이하게 조절하고, 실리콘 기판의 식각 균일도를 높일 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 9는 본 발명에 의한 리세스 어레이 채널 트랜지스터 제조 방법에 적용된 마스크층 패턴을 나타내는 레이아웃도이다.
도 9를 참조하면, 실리콘 기판 상에 리세스 채널 어레이 트랜지스터 형성을 위한 액티브 영역(AR)이 형성되어 있다. 상기 액티브 영역(AR)을 제외한 부분이 트랜치 절연막이 형성되는 필드 영역이다. 상기 액티브 영역(AR)과 필드 영역(FR)을 세로 방향으로 가로 질러 직선 라인 형태로 마스크층 패턴(MP)이 형성되어 있다. 상기 마스크 패턴(MP)들 사이의 액티브 영역에 리세스 채널 트랜치(RCT)가 형성되는 부분이다. 도 9에서, A-A'방향은 리세스 채널 트랜치를 가로 지르는 가로 방향의 절단선을 나타내며, B-B'방향은 리세스 채널 트랜치를 따라 세로 방향의 절단선을 나타낸다.
도 10 내지 도 14는 본 발명의 제1 실시예에 의한 리세스 어레이 채널 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 10a 내지 도 14a, 및 도 10b 내지 도 14b는 각각 도 9의 A-A'선 및 B-B'선을 따라 자른 단면도들이다.
도 10a 및 도 10b를 참조하면, 실리콘 기판(200)을 일정 부분 선택적으로 식각하여 트랜치(202)를 형성한다. 상기 트랜치(202)의 내벽에는 라이너막(203)을 형성한다. 상기 라이너막(203)은 질화막을 이용하여 형성한다. 상기 라이너막(203)은 트랜치 식각시 손상된 실리콘 기판을 완화시키고, 후에 형성되는 분리 절연막을 보호하는 역할을 수행한다.
상기 트랜치(202)에 분리 절연막(204)을 형성하여 필드 영역(FR)과 액티브 영역(Active region, AR)을 정의한다. 상기 분리 절연막(204)이 형성된 영역은 필드 영역(Field region, FR)이 된다.
상기 분리 절연막(204)이 형성된 실리콘 기판(200)의 전면에 버퍼 절연막(206)을 형성한다. 상기 버퍼 절연막(204)은 100∼200Å의 두께로 형성한다. 상기 버퍼 절연막(204)은 산화막으로 형성한다. 상기 버퍼 절연막(206)은 실리콘 기판(200)의 액티브 영역(AR) 및 분리 절연막(204) 상에 형성된다.
상기 버퍼 절연막(206) 상에 마스크층(208)을 형성한다. 상기 마스크층(208)은 실리콘(실리콘 기판)과 식각 선택비가 높은 물질막을 이용하여 형성한다. 상기 마스크층(208)은 400 내지 600Å의 두께로 형성한다. 상기 마스크층(208)은 실리콘 질화막, 예컨대 SiON막이나 SiXNY막을 이용하여 형성한다. 상기 마스크층(208)의 예로 들은 SiON막이나 SiXNY막은 실리콘 기판에 대하여 식각 선택비가 3: 1 정도 되는 물질이다.
상기 마스크층(208) 상에 후공정에서 리세스 채널 트랜치 형성을 위한 포토레지스트 패턴(209)을 형성한다. 상기 포토레지스트 패턴(209)은 사진공정을 이용하여 형성한다. 상기 리세스 채널 트랜치 형성을 위한 사진공정시 마스크층(208)을 반사방지막으로 이용할 수 있기 때문에 종래와 같이 유기 반사 방지막을 더 형성할 필요가 없으므로 공정 단순화 할 수 있다.
도 11a 및 도 11b를 참조하면, 마스크층 패턴 및 버퍼 절연막 패턴은 다음의 두 가지 방법에 의해 형성될 수 있다.
첫째로, 상기 포토레지스트 패턴(209)을 식각 마스크로 상기 마스크층(208) 및 버퍼 절연막(206)을 순차적으로 식각하여 마스크층 패턴(208a) 및 버퍼 절연막 패턴(206a)을 형성한다. 이어서, 상기 식각 마스크로 이용된 포토레지스트 패턴(209)을 제거한다. 상기 마스크층(208) 및 버퍼 절연막(206)의 식각은 질화막 식각 장비로 F 및 Cl 가스를 이용한 플라즈마 식각 방법으로 수행한다.
둘째로, 상기 포토레지스트 패턴(209)을 마스크로 상기 마스크층(208)을 선택적으로 식각하여 마스크층 패턴(208a)을 형성한다. 상기 마스크층(208)의 식각은 질화막 식각 장비로 F 및 Cl 가스를 이용한 플라즈마 식각 방법으로 수행한다. 이어서, 상기 포토레지스트 패턴(209) 및 마스크층 패턴(208a)을 식각 마스크로 상기 버퍼 절연막(206)을 습식 식각하여 버퍼 절연막 패턴(206a)을 형성한다. 다음에, 상기 포토레지스트 패턴(209)을 제거한다.
본 발명은 종래와 다르게 산화막과 식각 선택비가 높은 HBr 및 Cl 가스를 이용한 폴리실리콘막 식각 장비를 사용하지 않고, 질화막 식각 장비나 습식 식각 방법으로 마스크층(208) 및 버퍼 절연막(206)을 식각하기 때문에 버퍼 절연막(206)을 산화막 부산물 없이 정확하게 식각할 수 있다.
상기 마스크층 패턴(208a) 및 버퍼 절연막 패턴(206a)에 의하여 실리콘 기판(200)의 액티브 영역 및 분리 절연막(204)의 표면 일부가 완전히 노출된다. 상기 완전 노출된 부분은 후공정에서 리세스 채널 트랜치가 형성된다.
도 12a 및 도 12b를 참조하면, 상기 마스크층 패턴(208a) 및 버퍼 절연막 패턴(206a)을 식각 마스크로 하여 실리콘 기판(200) 및 분리 절연막(204)을 식각하여 리세스 채널 트랜치(210, 212)를 형성한다. 상기 마스크층 패턴(208a)은 상기 실리콘 기판(200) 및 분리 절연막(204)의 식각 동안에 높이가 작아지게 된다. 상기 마스크층 패턴(208a)을 600Å의 두께로 형성할 경우 남는 마스크층 패턴(208a)의 두께는 200Å이 된다. 상기 실리콘 기판(200) 및 분리 절연막(204)의 식각은 폴리실리콘 식각 장비를 이용하여 Ar, CF4, Cl2, 및 HBr의 조합 가스를 이용하여 플라즈마 식각 방법으로 수행한다.
상기 리세스 채널 트랜치(210,212) 형성을 위한 식각시 실리콘(실리콘 기판)에 대하여 식각 선택비가 높은 마스크층 패턴(208a)을 식각 마스크로 실리콘 기판(200)을 식각하기 때문에 실리콘 기판(200)의 액티브 영역(AR)에 형성되는 리세스 채널 트랜치의 깊이(H1)를 잘 조절하면서 형성할 수 있다. 이에 관하여는 후에 자세하게 설명한다. 상기 리세스 채널 트랜치(210,212) 형성을 위한 식각시 분리 절연막(204)에 대해 마스크층 패턴(208a)의 식각 선택비를 크게 하였기 때문에 분리 절연막(204)에 형성되는 리세스 채널 트랜치(212)의 깊이(H2)는 상기 실리콘 기판(200)에 형성되는 리세스 채널 트랜치(212)의 깊이(H1)보다 작게 된다.
그리고, 상기 리세스 채널 트랜치(210,212) 형성을 위한 식각시 포지티브 기울기를 갖는 트랜치(202)를 경계로 식각이 진행되기 때문에, 도 12b에 도시한 바와 같이 리세스 채널 트랜치(210)의 저면 양쪽에 실리콘 펜스(Si fence; 214)가 형성된다. 즉, 점선 원으로 표시된 바와 같이, 트랜치(202)의 측벽과 리세스 채널 트랜 치(210) 측벽 사이에 실리콘 기판(200)의 일부가 잔류하게 된다. 상기 실리콘 펜스(214)는 종래 기술에 따라 폴리실리콘 마스크층 패턴을 이용하여 리세스 채널 트랜치를 형성하더라도 마찬가지로 형성된다.
도 13a 및 도 13b를 참조하면, 상기 마스크층 패턴(208a)을 화학적 건식 식각(chemical dry etch) 방법 또는 습식 식각 방법을 이용하여 제거한다. 상기 화학적 건식 식각 방법은 CF4, O2, N2 및 HF 가스를 이용하여 플라즈마 식각한다. 상기 습식 식각 방법은 인산 용액을 이용하여 수행한다. 상기 화학적 건식 식각방법이나 습식 식각 방법은 등방성 식각 특성을 갖기 때문에 상기 리세스 채널 트랜치(210, 212)의 깊이도 더 깊어질 수 있다.
상기 마스크층 패턴(208a)의 제거시에 도 13b에 도시한 바와 같이 상기 실리콘 펜스(214)도 같이 제거된다. 따라서, 본 발명은 종래 기술에 비하여도 제조 공정이 추가되지 않으면서 실리콘 펜스(214)를 제거한다. 상기 마스크층 패턴(208a)을 식각하여 제거할 때 상기 버퍼 절연막 패턴(206a)은 제거되지 않고 남겨둔다. 상기 남겨진 버퍼 절연막 패턴(206a)은 실리콘 기판(200)의 액티브 영역을 보호하는 역할을 수행한다.
도 14a 및 도 14b를 참조하면, 리세스 채널 트랜치(210)의 내벽에 게이트 절연막(214)을 형성한다. 이이서, 리세스 채널 트랜치(210, 212)를 매립하는 폴리실리콘층(216), 텅스텐 실리사이드(WSi) 등의 게이트 금속층(218) 및 캡핑층(220)으로 구성된 리세스 게이트 스택(222)을 형성한다. 여기서, 폴리실리콘층(216) 및 게이트 금속층(218)은 게이트 도전층(222)을 이룬다. 이후, 리세스 게이트 스택(222)의 양측벽 하부에 소소스/드레인(224)과, 상기 리세스 게이트 스택(222)의 양측벽 상에 스페이서(226)를 형성함으로써 리세스 채널 어레이 트랜지스터를 완성한다.
본 발명의 리세스 채널 어레이 트랜지스터의 제조 방법은 도 12a 및 도 12b에서 설명한 리세스 채널 트랜치의 형성 공정에서 리세스 채널 트랜치의 깊이 조절 및 실리콘 기판의 식각 균일도를 확보할 수 있다. 이와 관련하여 실리콘 기판에 형성되는 리세스 채널 트랜치의 형성 과정을 도 15 및 도 16을 참조하여 보다 상세히 설명한다.
도 15 및 도 16은 도 12a 및 도 12b의 리세스 채널 트랜치의 형성 과정을 설명하기 위한 모식도이다. 도 15 및 도 16에서, 도 12a 및 도 12b와 동일한 참조번호는 동일한 부재를 나타낸다.
도 15를 참조하면, 실리콘 기판(200) 상에 버퍼 절연막 패턴(206a) 및 마스크층 패턴(208a)이 형성되어 있다. 상기 마스크층 패턴(208a)의 높이는 도 11a의 높이와 동일한 높이이다. 상기 버퍼 절연막 패턴(206a) 및 마스크층 패턴(208a)에 의하여 실리콘 기판(200)이 노출되어 있다. 상기 노출된 실리콘 기판(200)에는 리세스 채널 트랜치가 형성될 부분이다. 그리고, 상기 리세스 채널 트랜치가 형성될 부분은 실리콘 기판(200) 전체적으로 보면 좁은 영역(Narrow Region, NR), 예컨대 셀 영역이며, 리세스 채널 트랜치가 형성되지 않는 영역은 넓은 영역(Wide Region, WR)이다.
도 16을 참조하면, 마스크층 패턴(208a) 및 버퍼 절연막 패턴(206a)을 식각 마스크로 하여 실리콘 기판(200)을 식각하여 좁은 영역(NR)에 리세스 채널 트랜치(210)를 형성한다. 이때, 본 발명은 실리콘에 대하여 식각 선택비가 높은 마스크층 패턴(208a)을 식각 마스크로 실리콘 기판(200)을 식각하기 때문에 참조번호 226으로 표시된 부분은 식각되고 실리콘 기판(200) 상에는 높이가 낮아진 마스크층 패턴(208a)이 남게 된다.
이렇게 마스크층 패턴(208a)이 남게되면 리세스 채널 트랜치(210)가 좁은 지역(셀 지역)에만 형성되더라도 넓은 지역의 버퍼 절연막 패턴(206a)은 드러나지 않기 때문에 종래와 같이 식각 챔버 내의 분위기 변화가 심하지 않게 된다. 따라서, 본 발명은 플라즈마 식각 가스가 좁은 지역에 형성된 리세스 채널 트랜치(210)로 집중되지 않아 리세스 채널 트랜치(210)의 깊이를 조절하기 용이하고 실리콘 기판(200)의 식각 균일도를 높일 수 있다.
다시 말해, 본 발명은 실리콘과 식각 선택비가 높은 마스크층 패턴(208a)을 이용함으로써 리세스 채널 트랜치(210)의 타겟 깊이만큼 식각을 진행하더라도 마스크층 패턴(208a)이 남아 있어 식각 챔버 내의 분위기가 바뀌지 않으므로 리세스 채널 트랜치(210)의 깊이를 용이하게 조절할 수 있고, 실리콘 기판(200)의 식각 균일도를 높일 수 있다.
도 17 및 도 18은 본 발명의 제2 실시예에 의한 리세스 어레이 채널 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 17 및 도 18은 도 9의 A-A'선을 따라 자른 단면도들이다.
구체적으로, 본 발명의 제2 실시예에 의한 리세스 어레이 채널 트랜지터의 제조방법은 리세스 채널 트랜치(210)의 상부 모서리를 라운딩지게 형성하는 것을 제외하고는 제1 실시예와 동일하다. 제2 실시예에서 상기 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
먼저, 제1 실시예의 도 11a 및 도 11b 또는 도 12a 및 도 12b까지의 제조 공정을 진행한다. 이어서, 도 17을 참조하면, 상기 버퍼 절연막 패턴(206a)을 참조번호 228과 같이 마스크층 패턴(208a)보다 뒤쪽으로 후퇴하도록 식각한다. 다시 말해서, 상기 버퍼 절연막 패턴(206a)의 폭이 마스크층 패턴(208a)보다 작게 형성한다. 상기 버퍼 절연막 패턴(206a)의 식각은 HF용액을 이용하여 수행한다.
다음에, 도 18을 참조하면, 도 11a 및 도 11b까지의 공정을 진행한 경우에는 앞서와 같은 방법으로 리세스 채널 트랜치를 형성한다. 이어서, 상기 마스크층 패턴(208a)을 앞서 설명한 바와 같은 동일한 화학적 건식 식각 방법이나 습식 식각 방법을 이용하여 제거한다.
이상과 같이 진행하면, 상기 리세스 채널 트랜치 형성후에나 마스크층 패턴을 제거한 후에, 참조번호 230으로 표시한 바와 같이 리세스 채널 트랜치의 상부 모서리가 라운드지게 된다. 이렇게 리세스 채널 트랜치의 상부 모서리가 라운드지게 되면 트랜치의 상부 모서리에 집중되는 전계를 완화시켜 트랜지스터의 누설 전류 특성 및 리프레쉬 특성을 향상시킬 수 있다.
다음에, 제1 실시예의 도 14a 및 도 14b 공정을 진행하여 리세스 채널 어레이 트랜지스터를 완성한다.
도 19a 및 도 19b는 본 발명의 제3 실시예에 의한 리세스 어레이 채널 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 19a 및 도 19b는 각각 도 9의 A-A'선 및 B-B'선을 따라 자른 단면도들이다.
구체적으로, 본 발명의 제3 실시예에 의한 리세스 어레이 채널 트랜지터의 제조방법은 리세스 채널 트랜치(210, 212)를 형성한 후 희생 절연막(232)을 더 형성하는 것을 제외하고는 제1 실시예와 동일하다. 제3 실시예에서 상기 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
먼저, 제1 실시예의 도 12a 및 도 12b까지의 제조 공정을 진행한다. 다음에, 도 19a 및 도 19b를 참조하면, 리세스 채널 트랜치(210, 212)가 형성된 실리콘 기판(200)의 전면에 희생 절연막(232)을 형성한다. 상기 희생 절연막(232)은 산화막을 이용하여 형성한다. 상기 희생 절연막(232)은 후공정에서 마스크층 패턴(208a)의 제거를 위해 인산을 사용할 경우 라이너막(203)이 손상될 우려가 있기 때문에 상기 라이너막(203)을 보호하기 위하여 형성한다.
다음에, 제1 실시예의 도 13a 및 도 134b와, 도 14a 및 도 14b공정을 진행하여 리세스 채널 어레이 트랜지스터를 완성한다.
상술한 바와 같이 본 발명의 리세스 채널 어레이 트랜지스터의 제조 방법은 실리콘과 식각 선택비가 높은 마스크막을 이용함으로써 리세스 채널 트랜치의 타겟 깊이만큼 식각을 진행하더라도 식각 챔버 내의 분위기가 바뀌지 않으므로 리세스 채널 트랜치의 깊이를 용이하게 조절할 수 있고, 실리콘 기판의 식각 균일도를 높일 수 있다.
본 발명의 리세스 채널 어레이 트랜지스터의 제조 방법은 마스크층 패턴으로 SiON막이나 SiXNY막을 이용할 경우, 리세스 채널 트랜치 형성후 수행하는 실리콘 펜스 제거 공정에서 잔류하는 마스크층 패턴을 제거할 수 있어 추가적인 공정이 필요하지 않다.
본 발명의 리세스 채널 어레이 트랜지스터의 제조방법은 리세스 채널 트랜치 형성을 위한 사진공정시 마스크층을 반사방지막으로 이용함으로써 공정 단순화를 이룰 수 있다.
또한, 본 발명의 리세스 채널 어레이 트랜지스터의 제조방법은 질화막 식각 장비로 마스크층 및 버퍼 절연막을 식각하기 때문에 종래 기술과 다르게 버퍼 절연막을 산화막 부산물 없이 정확하게 식각할 수 있다.
도 1 내지 도 5는 종래 기술에 따른 리세스 채널 어레이 트랜지스터의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 8은 도 4 및 도 5의 리세스 채널 트랜치의 형성 과정을 설명하기 위한 모식도이다.
도 9는 본 발명에 의한 리세스 어레이 채널 트랜지스터 제조 방법에 적용된 마스크층 패턴을 나타내는 레이아웃도이다.
도 10 내지 도 14는 본 발명의 제1 실시예에 의한 리세스 어레이 채널 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 15 및 도 16은 도 12a 및 도 12b의 리세스 채널 트랜치의 형성 과정을 설명하기 위한 모식도이다.
도 17 및 도 18은 본 발명의 제2 실시예에 의한 리세스 어레이 채널 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 19a 및 도 19b는 본 발명의 제3 실시예에 의한 리세스 어레이 채널 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

Claims (25)

  1. 실리콘 기판의 트랜치에 매몰된 분리 절연막을 형성하여 액티브 영역을 정의하는 단계;
    상기 액티브 영역이 정의된 상기 실리콘 기판 상에 버퍼 절연막을 형성하는 단계;
    상기 버퍼 절연막 상에 상기 실리콘 기판과 식각 선택비가 큰 마스크층을 형성하는 단계;
    상기 마스크층 및 버퍼 절연막을 선택적으로 식각하여 상기 액티브 영역 및 분리 절연막의 일부를 노출하는 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계;
    상기 마스크층 패턴 및 버퍼 절연막 패턴을 마스크로 상기 노출된 액티브 영역의 실리콘 기판 및 분리 절연막을 식각하여 리세스 채널 트랜치를 형성하는 단계;
    상기 마스크층 패턴을 제거하는 단계;
    상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성하는 단계; 및
    상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 마스크층은 실리콘 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 상기 마스크층은 SiON막이나 SiXNY막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 리세스 채널 트랜치를 형성을 위한 식각 단계에서 상기 실리콘 기판에 대한 마스크층 패턴의 식각 선택비를 3:1로 하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 상기 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계는,
    상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 상기 마스크층 및 버퍼 절연막을 선택적으로 식각하는 단계로 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  6. 제1항에 있어서, 상기 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계는,
    상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 상기 마스크층을 선택적으로 식각하여 마스크층 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴 및 마스크층 패턴을 식각 마스크로 상기 버퍼 절연막을 습식 식각하여 버퍼 절연막 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  7. 제1항에 있어서, 상기 리세스 게이트 스택을 형성하는 단계는,
    상기 리세스 채널 트랜치의 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 리세스 채널 트랜치를 매립하는 게이트 도전층 및 캡핑층을 순차 형성하는 단계; 및
    상기 게이트 도전층 및 캡핑층을 패터닝하여 리세스 게이트 스택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  8. 실리콘 기판의 트랜치에 매몰된 분리 절연막을 형성하여 액티브 영역을 정의하는 단계;
    상기 액티브 영역이 정의된 상기 실리콘 기판 상에 버퍼 절연막을 형성하는 단계;
    상기 버퍼 절연막 상에 상기 실리콘 기판과 식각 선택비가 큰 마스크층을 형성하는 단계;
    상기 마스크층 및 버퍼 절연막을 선택적으로 식각하여 상기 액티브 영역의 및 분리 절연막의 일부를 노출하는 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계;
    상기 노출된 액티브 영역의 실리콘 기판 및 분리 절연막을 식각하여 리세스 채널 트랜치를 형성함과 아울러 상기 마스크층 패턴의 일부를 남기는 단계;
    상기 남겨진 마스크층 패턴을 제거함과 아울러 상기 트랜치의 측벽에 형성된 실리콘 펜스를 동시에 제거하는 단계;
    상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성하는 단계; 및
    상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 마스크층은 실리콘 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 마스크층은 SiON막이나 SiXNY막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  11. 제8항에 있어서, 상기 리세스 채널 트랜치를 형성을 위한 식각 단계에서 상기 실리콘 기판에 대한 마스크층 패턴의 식각 선택비를 3:1로 하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  12. 제8항에 있어서, 상기 마스크층 패턴 및 실리콘 펜스의 제거는 화학적 건식 식각 방법 또는 습식 식각 방법을 이용하여 수행하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  13. 제12항에 있어서, 상기 화학적 건식 식각 방법은 CF4, O2, N2 및 HF 가스의 조합 가스를 이용한 플라즈마 식각 방식인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  14. 제12항에 있어서, 상기 습식 식각 방법은 인산 용액을 이용하여 수행하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  15. 제8항에 있어서, 상기 마스크층 및 실리콘 펜스의 제거시 상기 버퍼 절연막 패턴은 제거하지 않고 남기는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  16. 실리콘 기판의 트랜치에 매몰된 분리 절연막을 형성하여 액티브 영역을 정의하는 단계;
    상기 액티브 영역이 정의된 상기 실리콘 기판 상에 버퍼 절연막을 형성하는 단계;
    상기 버퍼 절연막 상에 상기 실리콘 기판과 식각 선택비가 큰 마스크층을 형성하는 단계;
    상기 마스크층 및 버퍼 절연막을 선택적으로 식각하여 상기 액티브 영역 및 분리 절연막의 일부를 노출하는 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계;
    상기 버퍼 절연막 패턴을 습식 식각하여 상기 마스크층 패턴보다 뒤쪽으로 후퇴하도록 식각하는 단계;
    상기 마스크층 패턴 및 버퍼 절연막 패턴을 마스크로 상기 노출된 액티브 영역의 실리콘 기판 및 분리 절연막을 식각하여 상부 모서리가 라운드된 리세스 채널 트랜치를 형성하는 단계;
    상기 마스크층 패턴을 제거하는 단계;
    상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성하는 단계; 및
    상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 버퍼 절연막의 습식 식각은 불산 용액을 이용하여 수행하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  18. 제16항에 있어서, 상기 마스크층은 실리콘 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  19. 실리콘 기판의 트랜치에 매몰된 분리 절연막을 형성하여 액티브 영역을 정의하는 단계;
    상기 액티브 영역이 정의된 상기 실리콘 기판 상에 버퍼 절연막을 형성하는 단계;
    상기 버퍼 절연막 상에 상기 실리콘 기판과 식각 선택비가 큰 마스크층을 형성하는 단계;
    상기 마스크층 및 버퍼 절연막을 선택적으로 식각하여 상기 액티브 영역 및 분리 절연막의 일부를 노출하는 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계;
    상기 마스크층 패턴 및 버퍼 절연막 패턴을 마스크로 상기 노출된 액티브 영역의 실리콘 기판 및 분리 절연막을 식각하여 리세스 채널 트랜치를 형성하는 단계;
    상기 버퍼 절연막 패턴을 습식 식각하여 상기 마스크층 패턴보다 뒤쪽으로 후퇴하도록 식각하는 단계;
    상기 마스크층 패턴을 제거함과 아울러 리세스 채널의 상부 모서리를 라운딩시키는 단계;
    상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성하는 단계; 및
    상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 버퍼 절연막의 습식 식각은 불산 용액을 이용하여 수행하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  21. 제19항에 있어서, 상기 마스크층은 실리콘 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  22. 실리콘 기판에 트랜치를 형성하는 단계;
    상기 트랜치의 내벽에 라이너막을 형성하는 단계;
    상기 트랜치의 라이너막 상에 매몰된 분리 절연막을 형성하여 액티브 영역을 정의하는 단계;
    상기 액티브 영역이 정의된 상기 실리콘 기판 상에 버퍼 절연막을 형성하는 단계;
    상기 버퍼 절연막 상에 상기 실리콘 기판과 식각 선택비가 큰 마스크층을 형성하는 단계;
    상기 마스크층 및 버퍼 절연막을 선택적으로 식각하여 상기 액티브 영역의 및 분리 절연막의 일부를 노출하는 마스크층 패턴 및 버퍼 절연막 패턴을 형성하는 단계;
    상기 노출된 액티브 영역의 실리콘 기판 및 분리 절연막을 식각하여 리세스 채널 트랜치를 형성함과 아울러 상기 마스크층 패턴의 일부를 남기는 단계;
    상기 리세스 채널 트랜치가 형성된 실리콘 기판의 전면에 희생 절연막을 형성하여 상기 라이너막을 보호하는 단계;
    상기 남겨진 마스크층 패턴을 제거함과 아울러 상기 트랜치의 측벽에 형성된 실리콘 펜스를 동시에 제거하는 단계;
    상기 리세스 채널 트랜치에 게이트 절연막 및 리세스 게이트 스택을 형성하는 단계; 및
    상기 리세스 게이트 스택의 양측벽의 실리콘 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  23. 제22항에 있어서, 상기 라이너막은 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  24. 제22항에 있어서, 상기 마스크층 패턴 및 실리콘 펜스의 제거는 인산 용액을 이용하여 수행하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조방법.
  25. 제22항에 있어서, 상기 마스크층은 실리콘 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
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