KR100516153B1 - Method for fabricating a SOI MOSFET device having elevated source/drain formed by using a reflow process - Google Patents
Method for fabricating a SOI MOSFET device having elevated source/drain formed by using a reflow process Download PDFInfo
- Publication number
- KR100516153B1 KR100516153B1 KR10-2003-0091335A KR20030091335A KR100516153B1 KR 100516153 B1 KR100516153 B1 KR 100516153B1 KR 20030091335 A KR20030091335 A KR 20030091335A KR 100516153 B1 KR100516153 B1 KR 100516153B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- drain
- forming
- gate stack
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 25
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 abstract description 16
- 230000000694 effects Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 84
- 239000010409 thin film Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
Landscapes
- Thin Film Transistor (AREA)
Abstract
SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.Provided is a method of manufacturing a microchannel SOI MOSFET (MOSFET) device using an SOI substrate. The present invention forms an elevated source / drain (ESD) using a reflow process of a hydrogen silsesquioxane (HSQ) film, and forms an insulating film having a low dielectric constant as an interlayer insulating film. Accordingly, the present invention uses an SOI substrate having a low resistance source / drain and a low dielectric constant interlayer insulating film and a very thin silicon channel layer to suppress the short channel effect, improve driving capability, and improve the RC delay time. SOI MOSFET devices with improved low power and high speed operation can be fabricated.
Description
본 발명은 모스펫((elevated source/drain)(silicon on insulator)The present invention mospet ((elevated source / drain) (silicon on insulator)
일반적으로, 반도체 소자는 저전력화, 고집적화, 초고속 동작 특성을 얻기 위하여 크기가 감소되고 있다. 특히, 반도체 소자의 대부분을 차지하고 있는 모스펫 소자는 채널 길이의 단축, 소스/드레인 접합 깊이의 감소, 및 게이트 절연막 두께의 감소가 필수적이다. 또한, 모스펫 소자는 동일 크기의 소자에서도 구동 전류의 증가와 누설전류의 감소를 통한 소자 특성의 고성능화를 달성해야 한다. 그러나, 반도체 소자의 크기가 감소하면서 단채널 효과(short channel effect)가 나타나게 되어 소자의 턴온(turn-on) 속도가 감소하고, 문턱치 전압의 조절이 어렵다. 결과적으로, 종래의 제조 공정으로 고성능 및 초미세의 모스펫 소자를 제작하기에는 많은 제약이 따른다.In general, semiconductor devices are being reduced in size in order to achieve low power, high integration, and ultra-fast operation characteristics. In particular, the MOSFET device, which occupies most of the semiconductor device, needs to shorten the channel length, reduce the source / drain junction depth, and reduce the gate insulating film thickness. In addition, the MOSFET device must achieve high performance of device characteristics by increasing driving current and reducing leakage current even in devices of the same size. However, as the size of the semiconductor device decreases, short channel effects appear, thereby reducing the turn-on speed of the device and making it difficult to adjust the threshold voltage. As a result, there are many limitations to fabricating high performance and ultrafine MOSFET devices using conventional manufacturing processes.
이러한 문제를 해결하기 위해서 매몰 산화막(buried oxide) 위에 매우 얇은 두께의 단결정 실리콘막을 채널로 이용하는 SOI 모스펫 소자가 제안되고 있다. 그러나 초박막의 단결정 실리콘막에서의 소스/드레인 형성 기술은 얕은 접합 형성에는 용이하나, 얇은 접합 두께로 인하여 면 저항(sheet resistance)이 매우 높다. 또한 이온주입법이나 플라즈마 도핑법에 의한 소스/드레인 형성 기술은 이온주입에 따른 기판의 결함이 발생되므로 소자의 특성이 열화되며, 고가의 접합 형성 장비가 필요하다. In order to solve this problem, an SOI MOSFET device using a very thin single crystal silicon film as a channel on a buried oxide has been proposed. However, the source / drain formation technique in the ultrathin single crystal silicon film is easy to form a shallow junction, but the sheet resistance is very high due to the thin junction thickness. In addition, in the source / drain formation technique by ion implantation or plasma doping, defects in the substrate are generated due to ion implantation, resulting in deterioration of device characteristics and the need for expensive junction formation equipment.
이를 해결하기 위해 에피택셜 성장법(epitaxial growth)에 의해 형성되는 엘리베이티드 소스/드레인(elevated source/drain, ESD)을 갖는 SOI 모스펫 소자가 제안되고 있다. 이러한 엘리베이티드 소스/드레인을 갖는 SOI 모스펫 소자는 제조 단가가 매우 비싸고, 기판 전체의 균일성 확보에 어려움이 있으며, 후속 불순물 주입 공정이 필요한 단점이 있다. 따라서, 이와 같은 문제들을 해결하고 고집적도 및 고성능의 집적 회로를 실현하기 위한 새로운 제조 공정이 요구된다.In order to solve this problem, an SOI MOSFET device having an elevated source / drain (ESD) formed by epitaxial growth has been proposed. The SOI MOSFET device having such an elevated source / drain is very expensive to manufacture, has difficulty in securing uniformity of the entire substrate, and requires a subsequent impurity implantation process. Therefore, a new manufacturing process is required to solve these problems and to realize high integration and high performance integrated circuits.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 문제점을 해결하여, 낮은 소스/드레인 면저항을 가져 저전력 및 고속 동작이 가능한 SOI 모스펫 소자의 제조방법을 제공하는 데 있다. Accordingly, an object of the present invention is to solve the problems of the prior art, and to provide a method for manufacturing a SOI MOSFET device having low source / drain sheet resistance and capable of low power and high speed operation.
상기 기술적 과제를 달성하기 위하여, 본 발명은 SOI 기판의 단결정 실리콘막 상에 게이트 스택을 형성한 후, 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 것을 포함한다. 상기 게이트 스페이서, 게이트 스택 및 단결정 실리콘막 상에 도전막을 형성한 후, 상기 게이트 스택의 양측의 단결정 실리콘막에 소스/드레인을 형성한다. 상기 도전막 상에 HSQ막을 형성한 후, 상기 HSQ막을 리플로우하여 상기 게이트 스택 상의 도전막의 상부 표면을 노출시키는 평탄화층을 형성한다. 상기 게이트 스택의 상부 표면 및 게이트 스페이서 상에 형성된 도전막을 선택적으로 식각하여 홀을 형성함과 아울러 상기 소스/드레인 상에 엘리베이티드 소스/드레인을 형성한다. 상기 홀을 채우면서 상기 게이트 스택, 게이트 스페이서 및 평탄화층 상에 층간 절연막을 형성한다. In order to achieve the above technical problem, the present invention includes forming a gate stack on a single crystal silicon film of an SOI substrate, and then forming gate spacers on both sidewalls of the gate stack. After the conductive film is formed on the gate spacer, the gate stack, and the single crystal silicon film, sources / drains are formed in the single crystal silicon films on both sides of the gate stack. After forming an HSQ film on the conductive film, the HSQ film is reflowed to form a planarization layer exposing an upper surface of the conductive film on the gate stack. The conductive layer formed on the upper surface of the gate stack and the gate spacer is selectively etched to form holes, and an elevated source / drain is formed on the source / drain. An interlayer insulating layer is formed on the gate stack, the gate spacer, and the planarization layer while filling the hole.
이상과 같이 본 발명은 리플로우 공정, 게이트 스택과 소스/드레인의 높이차를 이용한 평탄화 공정 및 도전막의 선택적 식각 공정을 통하여 소스/드레인 상에 엘리베이티드 소스/드레인을 형성함으로써 소스/드레인의 면저항을 최소화하여 저전력 및 고속 동작의 SOI 모스펫을 제조할 수 있다. As described above, the present invention forms an elevated source / drain on the source / drain through the reflow process, the planarization process using the height difference between the gate stack and the source / drain, and the selective etching process of the conductive film. Minimized SOI MOSFETs can be manufactured with low power and high speed operation.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the size or thickness of films or regions is exaggerated for clarity.
도 1 내지 도 16은 본 발명에 의한 SOI 모스펫 소자의 제조방법을 설명하기 위하여 도시한 도면들이다. 1 to 16 are diagrams for explaining the manufacturing method of the SOI MOSFET device according to the present invention.
도 1은 SOI 기판(16)을 준비하는 단계를 나타낸다. 1 shows a step of preparing an SOI substrate 16.
구체적으로, 기판 재료로서 하부 단결정 실리콘막(10) 상에 매몰 산화막(12)과 매우 얇은 두께의 단결정 실리콘막(14)으로 이루어진 SOI 기판(16)을 준비한다. 상기 단결정 실리콘막(14)을 얇은 두께로 만드는 방법은 산화 공정을 이용하여 상기 단결정 실리콘막(14)의 일부를 산화시킨 후, 산화 공정에 의하여 형성된 산화막을 식각하여 만들 수 있다. 또는, 실리콘 식각 용액을 이용하거나 플라즈마 건식 식각 방법을 이용하여 상기 단결정 실리콘막(14)의 일부를 제거하여 상기 단결정 실리콘막(14)을 얇게 할 수 있다.Specifically, an SOI substrate 16 composed of a buried oxide film 12 and a very thin single crystal silicon film 14 is prepared on the lower single crystal silicon film 10 as a substrate material. The single crystal silicon film 14 may be formed by thinning a portion of the single crystal silicon film 14 by using an oxidation process, and then etching the oxide film formed by the oxidation process. Alternatively, a portion of the single crystal silicon film 14 may be removed by using a silicon etching solution or a plasma dry etching method to thin the single crystal silicon film 14.
도 2는 제1 절연막(18)을 형성하는 단계를 나타낸다. 2 shows a step of forming the first insulating film 18.
구체적으로, 상기 SOI 기판(16)의 얇은 단결정 실리콘막(14) 상에 전기적으로 매우 얇은 두께로 제1 절연막(18)을 형성한다. 상기 제1 절연막(18)은 후에 게이트 절연막이 된다. 상기 제1 절연막(18)은 두께가 2nm 이하의 실리콘 산화막, 질화막 또는 고유전율을 가지는 절연막으로 형성한다. 상기 제1 절연막(18)은 열산화 방법, CVD법, 스퍼터법, ALD법 등의 다양한 박막 형성 방법을 이용하여 형성한다.Specifically, the first insulating film 18 is formed on the thin single crystal silicon film 14 of the SOI substrate 16 to have an electrically thin thickness. The first insulating film 18 later becomes a gate insulating film. The first insulating film 18 is formed of a silicon oxide film, a nitride film, or an insulating film having a high dielectric constant of 2 nm or less in thickness. The first insulating film 18 is formed using various thin film formation methods such as thermal oxidation, CVD, sputtering, and ALD.
도 3은 제1 도전막(20)을 형성하는 단계를 나타낸다. 3 illustrates a step of forming the first conductive film 20.
구체적으로, 상기 제1 절연막(18) 상에 제1 도전막(20)을 형성한다. 상기 제1 도전막(20)은 후에 게이트 전극이 된다. 상기 제1 도전막(20)은 불순물을 포함하는 실리콘막 또는 금속막을 이용하여 형성할 수 있다. 상기 제1 도전막(20)은 트랜지스터의 문턱치 전압을 조절하기 위해, n-형 모스펫 소자에 대해서는 일함수가 실리콘 채널층보다 큰 재료, 즉 일함수가 4.4 내지 5.2eV인 재료를 이용하고, p-형 모스펫 소자에 대해서는 일함수가 실리콘 채널층보다 작은 재료, 즉 일함수가 4.1 내지 4.8eV인 재료가 바람직하다. 상기 제1 도전막(20)은 CVD법, 스퍼터법, ALD법, MBE법 등의 다양한 박막 형성 방법을 이용하여 형성한다.Specifically, a first conductive film 20 is formed on the first insulating film 18. The first conductive film 20 later becomes a gate electrode. The first conductive film 20 may be formed using a silicon film or a metal film containing impurities. In order to control the threshold voltage of the transistor, the first conductive layer 20 uses a material having a work function larger than that of the silicon channel layer, that is, a work function of 4.4 to 5.2 eV, for the n-type MOSFET device. For the -type MOSFET device, a material having a work function smaller than that of the silicon channel layer, that is, a material having a work function of 4.1 to 4.8 eV is preferable. The first conductive film 20 is formed using various thin film formation methods such as CVD, sputtering, ALD, and MBE.
도 4는 하드 마스크(22)를 형성하는 단계를 나타낸다. 4 illustrates forming a hard mask 22.
구체적으로, 상기 제1 도전막(20) 상에 하드 마스크(22)를 형성한다. 상기 하드 마스크(22)는 후에 게이트 스택을 형성할 때 게이트 식각 마스크로 작용한다. 상기 하드 마스크(22)는 실리콘 산화막,실리콘 질화막 또는 금속 산화막을 이용하여 형성한다. 상기 하드 마스크(22)는 열산화법, CVD법, 스퍼터법, 스핀 코터법 등의 다양한 박막 형성 방법을 이용하여 형성한다.Specifically, the hard mask 22 is formed on the first conductive film 20. The hard mask 22 acts as a gate etch mask when later forming a gate stack. The hard mask 22 is formed using a silicon oxide film, a silicon nitride film, or a metal oxide film. The hard mask 22 is formed using various thin film formation methods such as thermal oxidation, CVD, sputtering, spin coating, and the like.
도 5는 게이트 스택(24)을 형성하는 단계를 나타낸다. 5 illustrates forming a gate stack 24.
구체적으로, 상기 하드 마스크(22) 상에 게이트 전극 형성을 위한 게이트 마스크 패턴(미도시)을 형성한다. 이어서, 상기 게이트 마스크 패턴을 식각 마스크로 상기 하드 마스크(22)와 제1 도전막(20) 및 제1 절연막(18)을 차례로 식각한다. 이렇게 되면, 단결정 실리콘층(14) 상에 게이트 절연막(18a), 게이트 전극(20a) 및 하드 마스크 패턴(22a)으로 이루어진 게이트 스택(24)이 형성된다. 상기 하드 마스크(22), 제1 도전막(20) 및 제1 절연막(18)의 식각은 건식 식각 방법을 이용하여 수행한다. 상기 게이트 마스크 패턴은 유기물 레지스터 또는 무기물 레지스터를 사용할 수 있고, DUV, EUV 또는 전자선 리소그래피 장비를 사용하여 형성한다. 상기 게이트 마스크 패턴을 전자선 리소그래피를 이용하여 형성할 경우 무기물 레지스터로 HSQ를 사용 가능하며, 이때에는 상기 하드 마스크는 필요치 않을 수 있다. Specifically, a gate mask pattern (not shown) for forming a gate electrode is formed on the hard mask 22. Subsequently, the hard mask 22, the first conductive layer 20, and the first insulating layer 18 are sequentially etched using the gate mask pattern as an etching mask. In this case, the gate stack 24 made of the gate insulating film 18a, the gate electrode 20a, and the hard mask pattern 22a is formed on the single crystal silicon layer 14. The hard mask 22, the first conductive layer 20, and the first insulating layer 18 may be etched using a dry etching method. The gate mask pattern may use an organic register or an inorganic register, and is formed using DUV, EUV or electron beam lithography equipment. When the gate mask pattern is formed using electron beam lithography, HSQ may be used as an inorganic register, and in this case, the hard mask may not be necessary.
도 6은 제2 절연막(26)을 형성하는 단계를 나타낸다.6 shows a step of forming the second insulating film 26.
구체적으로, 상기 게이트 스택(24)이 형성된 SOI 기판(16))의 전면에 제2 절연막(26)을 형성한다. 상기 제2 절연막(26)의 게이트 스택(24)의 표면 및 측벽과, 상기 단결정 실리콘막(14) 상에 형성된다. 상기 제2 절연막은 실리콘 산화막 또는 실리콘 질화막을 이용하여 형성한다. 상기 제2 절연막은 ALD법, MOALD법, CVD법, MOCVD법 등과 같은 박막 형성 방법을 이용하여 형성한다.Specifically, the second insulating layer 26 is formed on the entire surface of the SOI substrate 16 on which the gate stack 24 is formed. It is formed on the surface and sidewalls of the gate stack 24 of the second insulating film 26 and on the single crystal silicon film 14. The second insulating film is formed using a silicon oxide film or a silicon nitride film. The second insulating film is formed using a thin film forming method such as ALD method, MOALD method, CVD method, MOCVD method and the like.
도 7은 게이트 스페이서(26a)를 형성하는 단계를 나타낸다.7 illustrates forming a gate spacer 26a.
구체적으로, 상기 제2 절연막(26)을 이방성 식각하여 상기 게이트 스택(24)의 양측벽에 게이트 스페이서(26a)를 형성한다. 즉, 상기 제2 절연막(26)을 이방성 식각 장치로 단결정 실리콘막(14)이 드러나도록 식각한다. 이렇게 되면, 게이트 스택(26)의 양측벽에 게이트 스페이서(26a)가 형성된다.Specifically, the second insulating layer 26 is anisotropically etched to form gate spacers 26a on both sidewalls of the gate stack 24. In other words, the second insulating layer 26 is etched using the anisotropic etching apparatus to expose the single crystal silicon layer 14. In this case, gate spacers 26a are formed on both side walls of the gate stack 26.
도 8은 제2 도전막(28)을 형성하는 단계를 나타낸다.8 shows forming the second conductive film 28.
구체적으로, 상기 게이트 스택(24) 및 게이트 스페이서(26a)가 형성된 SOI 기판(16)의 전면에 제2 도전막(28)을 형성한다. 즉, 단결정 실리콘막(14)의 표면, 게이트 스택의 표면, 및 상기 게이트 스페이서 상에 제2 도전막(28)을 형성한다. 상기 제2 도전막(28)은 인시츄(in-situ)로 불순물이 포함된 실리콘막, 실리콘-게르마늄 합금 또는 게르마늄막을 이용하여 형성한다. 상기 제2 도전막(28)에 포함되는 불순물은 n형 모스펫 소자일 경우에는 인 또는 비소를, p형 모스펫 소자일 경우에는 불소 또는 인듐이 포함된다. 상기 제2 도전막(28)은 30 내지 50nm의 두께로 형성한다. 상기 제2 도전막(28)은 CVD법, 스퍼터법, ALD법, MBE법 등과 같은 박막 형성 방법을 이용하여 형성한다. 상기 제2 도전막(28)은 증착시 미세구조가 비정질 혹은 다결정질 상태이며, 후에 소스/드레인과 게이트 오버랩 전기 용량과 소스/드레인의 면저항을 줄이기 위해 30 내지 50 nm의 두께로 형성한다.Specifically, the second conductive layer 28 is formed on the entire surface of the SOI substrate 16 on which the gate stack 24 and the gate spacer 26a are formed. That is, the second conductive film 28 is formed on the surface of the single crystal silicon film 14, the surface of the gate stack, and the gate spacer. The second conductive film 28 is formed in-situ using a silicon film, a silicon-germanium alloy, or a germanium film containing impurities. Impurities contained in the second conductive film 28 include phosphorus or arsenic in the case of an n-type MOSFET, and fluorine or indium in the case of a p-type MOSFET. The second conductive layer 28 is formed to a thickness of 30 to 50nm. The second conductive film 28 is formed using a thin film formation method such as CVD, sputtering, ALD, MBE, or the like. The second conductive layer 28 has an amorphous or polycrystalline state when deposited, and is later formed to a thickness of 30 to 50 nm to reduce the source / drain and gate overlap capacitance and the sheet resistance of the source / drain.
도 9는 소스/드레인(30)을 형성하는 단계를 나타낸다. 9 illustrates forming a source / drain 30.
구체적으로, 제2 도전막(28)의 하부의 단결정 실리콘막(14)에 불순물을 도입하여 전기적으로 전도성의 소스/드레인(30)을 형성한다. 즉, 상기 게이트 스택(24)을 중심으로 양측의 단결정 실리콘막(14)에 불순물을 도입하여 소스/드레인(30)을 형성한다. 상기 소스/드레인용 불순물 도입은 상기 제2 도전막(28)에 포함된 불순물을 열적으로 확산시키는 열확산 방법을 이용하여 수행한다. Specifically, impurities are introduced into the single crystal silicon film 14 below the second conductive film 28 to form an electrically conductive source / drain 30. That is, impurities are introduced into the single crystal silicon film 14 on both sides of the gate stack 24 to form the source / drain 30. The impurity introduction for the source / drain is performed by using a thermal diffusion method for thermally diffusing impurities contained in the second conductive layer 28.
도 10 내지 도 12는 제2 도전막 패턴(28a) 및 HSQ(hydrogen silsesquioxane, 32)막을 형성하는 단계를 나타낸다.10 to 12 illustrate forming a second conductive layer pattern 28a and a hydrogen silsesquioxane (HSQ) layer.
구체적으로, 도 10은 도 9까지 제조된 모스펫 소자의 평면 레이아웃도이다. 도 10을 살펴보면, SOI 기판(16) 상에 제2 도전막(28)이 형성되어 있다. 도 11를 참조하면, 제2 도전막(28) 상에 엘리베이티드 소스/드레인을 형성하기 위한 마스크 패턴(미도시)을 형성한 다음, 상기 제2 도전막(28) 및 단결정 실리콘막(14)를 차례로 식각하여 제2 도전막 패턴(28a)을 형성한 상태의 평면 레이아웃도이다. 상기 제2 도전막(28)과 단결정 실리콘막(14)의 식각은 상기 게이트 스페이서(26a)와 하드 마스크 패턴(22a)와 의 선택적 건식 식각 방법으로 실시한다. 도 11에 도시한 바와 같이 제2 도전막 패턴(28a)은 가로 방향으로 형성되며, 하드 마스크 패턴(22a), 게이트 스페이서(26a) 및 매몰 산화층(12)이 형성되어 있다. 이어서, 도 12에 도시한 바와 같이 상기 제2 도전막 패턴(28a) 상에 HSQ막(32)을 형성한다. 상기 HSQ막(32)는 스핀 코터를 이용하여 형성한다.Specifically, FIG. 10 is a plan layout diagram of the MOSFET device manufactured up to FIG. 9. Referring to FIG. 10, a second conductive layer 28 is formed on the SOI substrate 16. Referring to FIG. 11, after forming a mask pattern (not shown) for forming an elevation source / drain on the second conductive layer 28, the second conductive layer 28 and the single crystal silicon layer 14 may be formed. Is a planar layout diagram in which the second conductive film pattern 28a is formed by etching sequentially. The second conductive layer 28 and the single crystal silicon layer 14 may be etched by a selective dry etching method of the gate spacer 26a and the hard mask pattern 22a. As shown in FIG. 11, the second conductive film pattern 28a is formed in the horizontal direction, and the hard mask pattern 22a, the gate spacer 26a, and the buried oxide layer 12 are formed. Next, as shown in FIG. 12, an HSQ film 32 is formed on the second conductive film pattern 28a. The HSQ film 32 is formed using a spin coater.
도 13은 평탄화층(32a)을 형성하는 단계를 나타낸다. 13 shows forming the planarization layer 32a.
구체적으로, 상기 하드 마스크 패턴(22a) 상의 제2 도전막 패턴(28a) 상부에 형성되어 있는 HSQ막(32)를 상기 게이트 스택과 소스/드레인(30)간의 의 높이차를 이용하여 게이트 스페이서(26a)쪽으로 리플로우(reflow)시켜 평탄화층(32a)을 형성한다. 상기 하드 마스크 패턴(22a) 상부의 HSQ막(32)을 리플로우 공정으로 열처리하여 리플로우시킴으로써 평탄화층(32a)을 형성한다. 상기 리플로우 공정은 스핀 코터로 증착된 HSQ막을 질소 분위기에서 300 내지 500도에서 수 분간 열처리하여 수행한다. 이렇게 되면, 상기 게이트 스택(24) 상부의 제2 도전막 패턴(28a)의 표면의 외부로 노출된다.In detail, the HSQ layer 32 formed on the second conductive layer pattern 28a on the hard mask pattern 22a may be formed using a gate spacer (eg, a height difference between the gate stack and the source / drain 30). The flattening layer 32a is formed by reflowing toward 26a). The planarization layer 32a is formed by heat-treating the HSQ film 32 on the hard mask pattern 22a by a reflow process. The reflow process is performed by heat-treating the HSQ film deposited by the spin coater for several minutes at 300 to 500 degrees in a nitrogen atmosphere. In this case, the surface of the second conductive layer pattern 28a on the gate stack 24 is exposed to the outside.
도 14는 하드 마스크 패턴(22a) 상의 제2 도전막 패턴(28a)을 식각하는 단계를 나타낸다.14 illustrates etching the second conductive film pattern 28a on the hard mask pattern 22a.
구체적으로, 상기 하드 마스크 패턴(22a) 상에서 표면이 노출된 제2 도전막 패턴(28)을 선택적으로 식각한다. 이때, 상기 게이트 스페이서(26a)의 측벽 상에 형성된 제2 도전막 패턴(28a)도 선택적으로 식각되어 상기 게이트 스페이서(26a)를 따라 홀(33)이 형성된다. 이렇게 되면, 소스/드레인(30)과 게이트 스택(24) 사이가 단락되며, 상기 소스/드레인(30) 상에 엘리베이티드 소스/드레인(34)이 형성된다. 상기 엘리베이티드 소스/드레인의 형성으로 인해 소스/드레인의 면저항을 낮출 수 있기 때문에 단채널 효과를 억제할 수 있고 구동 능력을 향상시킬 수 있는 극소 채널 길이를 갖는 SOI 모스펫 소자를 제조할 수 있다. Specifically, the second conductive layer pattern 28 having the surface exposed on the hard mask pattern 22a is selectively etched. In this case, the second conductive layer pattern 28a formed on the sidewall of the gate spacer 26a is also selectively etched to form a hole 33 along the gate spacer 26a. This causes a short circuit between the source / drain 30 and the gate stack 24, and an elevated source / drain 34 is formed on the source / drain 30. Since the sheet resistance of the source / drain can be reduced due to the formation of the elevated source / drain, an SOI MOSFET device having a very small channel length capable of suppressing short channel effects and improving driving capability can be manufactured.
상기 제2 도전막 패턴(28a)의 선택적 식각은 상기 하드 마스크 패턴(22a)과 제2 도전막 패턴(28a)간의 식각 선택비를 이용하여 건식 식각 또는 습식 식각 방법을 이용하여 수행한다. 이때, 식각 용액 또는 식각 가스는 등방성 식각 특성을 물질을 이용하여 수행하기 때문에 상기 게이트 스페이서(26a)의 측벽 상에 형성된 제2 도전막 패턴(28a)도 식각되어 상기 게이트 스페이서를 따라 홀(33)이 형성된다. 다시 말해, 상기 제2 도전막 패턴(28a)의 선택적 식각은 상기 평탄화층(32a)과 게이트 스택(24)을 구성하는 하드 마스크 패턴(22a)과 식각 선택비를 갖고 상기 제2 도전막 패턴(28a)을 등방성 식각할 수 있는 식각 용액 또는 식각 가스를 사용하여 수행한다.Selective etching of the second conductive layer pattern 28a may be performed using a dry etching method or a wet etching method using an etching selectivity between the hard mask pattern 22a and the second conductive layer pattern 28a. In this case, since the etching solution or the etching gas performs an isotropic etching characteristic using a material, the second conductive layer pattern 28a formed on the sidewall of the gate spacer 26a is also etched to form holes 33 along the gate spacer. Is formed. In other words, the selective etching of the second conductive layer pattern 28a may have an etching selectivity with the hard mask pattern 22a constituting the planarization layer 32a and the gate stack 24. 28a) is carried out using an etching solution or an etching gas capable of isotropic etching.
도 15는 층간 절연막(36)을 형성하는 단계를 나타낸다.15 shows a step of forming the interlayer insulating film 36.
구체적으로, 상기 게이트 스택(24) 및 엘리베이티드 소스/드레인(34)이 형성된 SOI 기판(16)의 전면에 층간 절연막(36)을 형성한다. 즉, 상기 층간 절연막(36)은 상기 홀(33)을 채우면서 상기 평탄화층(32a) 상에 형성한다. 상기 층간 절연막(36)은 HSQ막을 이용하거나, 다양한 방법으로 증착되는 산화막 또는 질화막 등을 이용하여 형성할 수 있다. 상기 층간 절연막(36)을 HSQ막으로 이용할 경우에는 상기 평탄화층(32a) 상에 HSQ막을 더 형성하게 된다. Specifically, an interlayer insulating layer 36 is formed on the entire surface of the SOI substrate 16 on which the gate stack 24 and the elevated source / drain 34 are formed. That is, the interlayer insulating layer 36 is formed on the planarization layer 32a while filling the hole 33. The interlayer insulating layer 36 may be formed using an HSQ film or an oxide film or a nitride film deposited by various methods. When the interlayer insulating film 36 is used as an HSQ film, an HSQ film is further formed on the planarization layer 32a.
도 16은 전극들(44, 46, 48)을 형성하는 단계를 나타낸다.16 illustrates forming electrodes 44, 46, and 48.
구체적으로, 상기 엘리베이티드 소스/드레인(34) 상의 층간 절연막(36)과, 상기 게이트 전극(20a) 상의 하드 마스크 패턴(22a) 및 층간 절연막(36)에 전기적 배선을 위하여 컨택홀들(38, 40, 42)을 형성한다. 컨택홀(38, 40,42)에 배선재료로서 전극들(44, 46, 48)을 형성함으로써 초미세 채널을 가지는 초박막의 SOI MOSFET 소자가 완성된다. Specifically, the contact holes 38 may be electrically connected to the interlayer insulating layer 36 on the elevation source / drain 34, the hard mask pattern 22a and the interlayer insulating layer 36 on the gate electrode 20a. 40, 42). By forming the electrodes 44, 46, and 48 as the wiring material in the contact holes 38, 40, and 42, an ultra-thin SOI MOSFET device having an ultra-fine channel is completed.
상술한 바와 같이 본 발명은 리플로우 공정, 게이트 스택과 소스/드레인의 높이차를 이용한 평탄화 공정 및 제2 도전막 패턴의 선택적 식각 공정을 통하여 소스/드레인 상에 엘리베이티드 소스/드레인을 형성한다. 따라서, 본 발명은 종래와 비교하여 고비용의 에피택셜 성장법에 의한 엘리베이티드 소스/드레인을 형성할 필요 없이 소스/드레인의 면저항을 최소화하여 단채널 효과가 억제되고 구동 능력이 향상된 SOI 모스펫 소자를 제조할 수 있다. As described above, the present invention forms an elevated source / drain on the source / drain through a reflow process, a planarization process using a height difference between the gate stack and the source / drain, and a selective etching process of the second conductive layer pattern. Accordingly, the present invention provides a SOI MOSFET device having a short channel effect and improved driving ability by minimizing sheet resistance of the source / drain without forming an elevated source / drain by an expensive epitaxial growth method as compared with the conventional art. can do.
본 발명은 불순물이 포함된 실리콘막, 실리콘-게르마늄 합금막 또는 게르마늄막으로 이루어진 제2 도전막을 박막 증착 중에 인시츄로 형성시킬 수 있기 때문에, 별도의 불순물 주입 공정 없이 고상 확산법에 의해서 엘리베이티드 소소/드레인을 형성할 수 있다. 따라서 이온 주입에 따른 SOI 기판의 결함이 발생되지 않으므로 접합을 통한 누설 전류를 줄일 수 있다. In the present invention, since the second conductive film made of a silicon film, a silicon-germanium alloy film, or a germanium film containing impurities can be formed in-situ during the deposition of a thin film, the elementary element / elevation method can be formed by a solid phase diffusion method without a separate impurity implantation process. A drain can be formed. Therefore, since the defect of the SOI substrate is not generated by the ion implantation, the leakage current through the junction can be reduced.
본 발명은 엘리베이티드 소스/드레인 상에 HSQ막으로 이루어진 층간 절연막은 저유전율 절연막으로써 소자의 기생 전기 용량에 의한 RC 지연(delay)을 막아 초고속 동작의 SOI 모스펫 소자를 제조할 수 있다. According to the present invention, an interlayer insulating film made of an HSQ film on an elevated source / drain is a low dielectric constant insulating film, which prevents RC delay due to parasitic capacitance of the device, thereby manufacturing an ultra-high speed SOI MOSFET device.
본 발명은 저전력 및 고속 동작이 필요한 저저항의 엘리베이티드 소스/드레인 및 소스/드레인을 형성할 수 있어, 고성능 및 고집적의 극소 채널을 가진 SOI 모스펫 소자를 제조할 수 있다.The present invention can form low-resistance elevated sources / drains and sources / drains that require low power and high speed operation, thereby producing SOI MOSFET devices having high performance and high integration microchannels.
도 1 내지 도 16은 본 발명에 의한 SOI 모스펫 소자의 제조방법을 설명하기 위하여 도시한 도면들이다. 1 to 16 are diagrams for explaining the manufacturing method of the SOI MOSFET device according to the present invention.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0091335A KR100516153B1 (en) | 2003-12-15 | 2003-12-15 | Method for fabricating a SOI MOSFET device having elevated source/drain formed by using a reflow process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0091335A KR100516153B1 (en) | 2003-12-15 | 2003-12-15 | Method for fabricating a SOI MOSFET device having elevated source/drain formed by using a reflow process |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050059633A KR20050059633A (en) | 2005-06-21 |
KR100516153B1 true KR100516153B1 (en) | 2005-09-21 |
Family
ID=37252520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0091335A KR100516153B1 (en) | 2003-12-15 | 2003-12-15 | Method for fabricating a SOI MOSFET device having elevated source/drain formed by using a reflow process |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100516153B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009031085A1 (en) | 2007-09-05 | 2009-03-12 | Nxp B.V. | A transistor and a method of manufacturing the same |
-
2003
- 2003-12-15 KR KR10-2003-0091335A patent/KR100516153B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20050059633A (en) | 2005-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11251303B2 (en) | Method for fabricating a strained structure and structure formed | |
US6645797B1 (en) | Method for forming fins in a FinFET device using sacrificial carbon layer | |
US9153657B2 (en) | Semiconductor devices comprising a fin | |
KR100781580B1 (en) | Dual structure fin field effect transistor and its manufacturing method | |
US9117907B2 (en) | Semiconductor device | |
US8816427B2 (en) | All around gate type semiconductor device and method of manufacturing the same | |
KR20080005608A (en) | Tri-gate device | |
KR20030050995A (en) | Method for fabricating high-integrated transistor | |
JP2024102121A (en) | HORIZONTAL GATE-ALL-AROUND (hGAA) NANO-WIRE AND NANO-SLAB TRANSISTORS | |
US20250056871A1 (en) | Methods of forming bottom dielectric isolation layers | |
KR20030047371A (en) | A semiconductor device and A method for forming the same | |
KR100537103B1 (en) | Method for fabricating vertical transistor | |
KR100516153B1 (en) | Method for fabricating a SOI MOSFET device having elevated source/drain formed by using a reflow process | |
JP2004311953A (en) | MOSFET device having ultrafine channel and method of manufacturing the same | |
CN114823841A (en) | Semiconductor structure and forming method thereof | |
CN112951765A (en) | Semiconductor structure and forming method thereof | |
KR100537096B1 (en) | Method for fabricating vertical transistor | |
CN111276442A (en) | Semiconductor structure and method of forming the same | |
KR20040008504A (en) | Method for manufacturing a semiconductor device | |
CN113394287B (en) | Semiconductor structure and method for forming the same | |
CN112397588B (en) | Semiconductor structure and method for forming the same | |
KR100551942B1 (en) | Semiconductor element using SOI substrate and its manufacturing method | |
JP2001203348A (en) | Semiconductor device and manufacturing method | |
CN118553780A (en) | Field effect transistor with deposited gate dielectric layer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20031215 |
|
PA0201 | Request for examination | ||
PG1501 | Laying open of application | ||
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050823 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050913 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20050914 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
FPAY | Annual fee payment |
Payment date: 20080905 Year of fee payment: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20080905 Start annual number: 4 End annual number: 4 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |