KR100516093B1

KR100516093B1 - Amplitude transformation circuit for transforming amplitude of signal

Info

Publication number: KR100516093B1
Application number: KR10-2003-0014679A
Authority: KR
Inventors: 도비따요우이찌
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-03-11
Filing date: 2003-03-10
Publication date: 2005-09-22
Also published as: TWI223498B; CN1444337A; KR20030074331A; CN1260890C; JP4087229B2; TW200306074A; JP2003338749A

Abstract

입력 트랜지스터의 임계값 전압보다 입력 신호의 진폭 전압이 낮은 경우에도 정상적으로 동작하는 진폭 변환 회로 및 그것을 이용한 반도체 장치를 제공하는 것을 과제로 한다.An object of the present invention is to provide an amplitude conversion circuit and a semiconductor device using the same, which operate normally even when the amplitude voltage of the input signal is lower than the threshold voltage of the input transistor.

레벨 시프터(3)는, 제1 및 제2 출력 노드 N5, N6의 레벨을 래치하기 위한 제1 및 제2 P형 TFT(5, 6)과, 제1 및 제2 출력 노드 N5, N6의 레벨을 설정하기 위한 제1 및 제2 N형 TFT(7, 8)와, 입력 신호 VI의 하강 및 상승 엣지에 응답하여 제1 및 제2 N형 TFT(7, 8)의 임계값 VIN보다 높은 전압을 각각 제1 및 제2 N형 TFT(7, 8)의 게이트-소스간에 제공하기 위한 제3∼제8 N형 TFT(9∼14), 제1 및 제2 캐패시터(15, 16) 및 저항 소자(17)를 포함하는 구동 회로를 구비한다. 따라서, 입력 신호 VI의 진폭 전압 3V이 제1 및 제2 N형 TFT(7, 8)의 임계값 전압 VIN보다 낮은 경우에도 정상적으로 동작한다.The level shifter 3 includes first and second P-type TFTs 5 and 6 for latching the levels of the first and second output nodes N5 and N6, and levels of the first and second output nodes N5 and N6. A voltage higher than the threshold VIN of the first and second N-type TFTs 7 and 8 and the first and second N-type TFTs 7 and 8 in response to the falling and rising edges of the input signal VI. Third to eighth N-type TFTs 9 to 14, first and second capacitors 15 and 16, and resistors to provide N to the gate-source of the first and second N-type TFTs 7 and 8, respectively. A drive circuit including the element 17 is provided. Therefore, it operates normally even when the amplitude voltage 3V of the input signal VI is lower than the threshold voltage VIN of the first and second N-type TFTs 7, 8.

Description

AMPLITUDE TRANSFORMATION CIRCUIT FOR TRANSFORMING AMPLITUDE OF SIGNAL}

본 발명은 진폭 변환 회로에 관한 것으로, 특히 신호의 진폭을 변환하기 위한 진폭 변환 회로에 관한 것이다. The present invention relates to an amplitude conversion circuit, and more particularly, to an amplitude conversion circuit for converting an amplitude of a signal.

도 27는 종래의 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 도시한 블록도이다. Fig. 27 is a block diagram showing the configuration of a part related to image display of a conventional cellular phone.

도 27에서, 이 휴대 전화기는 MOST(MOS 트랜지스터)형 집적 회로인 제어용 LSI(71)과, MOST형 집적 회로인 레벨 시프터(72)와, TFT(박막 트랜지스터)형 집적 회로인 액정 표시 장치(73)를 포함한다. In Fig. 27, this mobile phone is a control LSI 71 which is a MOST (MOS transistor) type integrated circuit, a level shifter 72 which is a MOST type integrated circuit, and a liquid crystal display device 73 which is a TFT (thin film transistor) type integrated circuit. ).

제어용 LSI(71)은, 액정 표시 장치(73)용의 제어 신호를 생성한다. 이 제어 신호의「H」 레벨은 3V이고, 그「L」 레벨은 0V이다. 제어 신호는 실제로는 다수 생성되지만, 여기서는 설명의 간단화를 위해 제어 신호는 1개로 한다. 레벨 시프터(72)는, 제어용 LSI(71)로부터의 제어 신호의 논리 레벨을 변환하여 내부 제어 신호를 생성한다. 이 내부 제어 신호의「H」레벨은 7.5V이고, 그「L」 레벨은 0V 이다. 액정 표시 장치(73)는, 레벨 시프터(72)로부터의 내부 제어 신호에 따라서 화상을 표시한다. The control LSI 71 generates a control signal for the liquid crystal display device 73. The "H" level of this control signal is 3V, and the "L" level is 0V. Although a large number of control signals are actually generated, one control signal is used here for simplicity of explanation. The level shifter 72 converts the logic level of the control signal from the control LSI 71 to generate an internal control signal. The "H" level of this internal control signal is 7.5V, and the "L" level is 0V. The liquid crystal display device 73 displays an image in accordance with an internal control signal from the level shifter 72.

도 28은, 레벨 시프터(72)의 구성을 나타내는 회로도이다. 도 28에 있어서, 이 레벨 시프터(72)는, P 채널 MOS 트랜지스터(74, 75) 및 N 채널 MOS 트랜지스터(76, 77)를 포함한다. P 채널 MOS 트랜지스터(74, 75)는, 각각 전원 전위 VCC(7.5V)의 노드 N71과 출력 노드 N74, N75와의 사이에 접속되고, 그들의 게이트는 각각 출력 노드 N75, N74에 접속된다. N 채널 MOS 트랜지스터(76, 77)는, 각각 출력 노드 N74, N75와 접지 전위 GND의 노드와의 사이에 접속되고, 그들의 게이트는 각각 입력 신호 VI, /VI를 받는다. 28 is a circuit diagram showing the configuration of the level shifter 72. In FIG. 28, this level shifter 72 includes P-channel MOS transistors 74 and 75 and N-channel MOS transistors 76 and 77. The P-channel MOS transistors 74 and 75 are connected between the node N71 and the output nodes N74 and N75 of the power source potential VCC (7.5V), respectively, and their gates are connected to the output nodes N75 and N74, respectively. The N-channel MOS transistors 76 and 77 are connected between the output nodes N74 and N75 and the node of the ground potential GND, respectively, and their gates receive the input signals VI and / VI, respectively.

지금, 입력 신호 VI, /VI가 각각「L」 레벨(0V) 및「H」 레벨(3V)로 되고, 출력 신호 VO, /VO가 각각「H」 레벨(7.5V) 및「L」 레벨(0V)로 되어 있는 것으로 한다. 이 때, MOS 트랜지스터(74, 77)가 도통하고, MOS 트랜지스터(75, 76)가 비도통 상태로 되어 있다. Now, input signals VI and / VI become "L" level (0V) and "H" level (3V), respectively, and output signals VO and / VO respectively become "H" level (7.5V) and "L" level ( 0 V). At this time, the MOS transistors 74 and 77 are turned on, and the MOS transistors 75 and 76 are turned off.

이 상태에서, 입력 신호 VI가「L」 레벨(0V)로부터「H」 레벨(3V)로 상승됨과 함께, 입력 신호 /VI가「H」 레벨(3V)로부터「L」 레벨(0V)로 강하되면, 우선 N채널 MOS 트랜지스터(76)가 도통하여 출력 노드 N74의 전위가 저하한다. 출력 노드 N74의 전위가, 전원 전위 VCC에서 P 채널 MOS 트랜지스터(75)의 임계값 전압의 절대값을 감산한 전위보다도 낮게 되면, P 채널 MOS 트랜지스터(75)가 도통하기 시작하여, 출력 노드 N75의 전위가 상승하기 시작한다. 출력 노드 N75의 전위가 상승하기 시작하면, P 채널 MOS 트랜지스터(74)의 소스-게이트 사이의 전압이 작아져 P 채널 MOS 트랜지스터(74)의 도통 저항값이 높게 되어, 출력 노드 N74의 전위가 더욱 저하한다. 따라서, 회로는 정귀환적으로 동작하고, 출력 노드 VO, /VO는 각각「L」 레벨(0V) 및「H」 레벨(7.5V)로 되어 레벨 변환 동작이 완료한다.In this state, the input signal VI rises from the "L" level (0V) to the "H" level (3V), and the input signal / VI falls from the "H" level (3V) to the "L" level (0V). First, the N-channel MOS transistor 76 is turned on so that the potential of the output node N74 is lowered. When the potential of the output node N74 becomes lower than the potential obtained by subtracting the absolute value of the threshold voltage of the P-channel MOS transistor 75 from the power supply potential VCC, the P-channel MOS transistor 75 starts to conduct and the output node N75 The potential begins to rise. When the potential of the output node N75 starts to rise, the voltage between the source and gate of the P-channel MOS transistor 74 decreases, so that the conduction resistance value of the P-channel MOS transistor 74 becomes high, so that the potential of the output node N74 further increases. Lowers. Therefore, the circuit operates in a positive feedback manner, and the output nodes VO and / VO become the "L" level (0V) and the "H" level (7.5V), respectively, and the level conversion operation is completed.

또한, P 채널 MOS 트랜지스터(74, 75)의 게이트의 양방을 1개의 출력 노드 N74 또는 N75에 접속한 레벨 시프터도 있다. 이와 같은 레벨 시프터는, 예컨대, 특개평 11-145821호 공보에 개시되어 있다.There is also a level shifter in which both gates of the P-channel MOS transistors 74 and 75 are connected to one output node N74 or N75. Such a level shifter is disclosed, for example, in Japanese Patent Laid-Open No. 11-145821.

이와 같이, 종래의 레벨 시프터(72)에서는, 입력 신호 VI가「L」 레벨(0V)로부터「H」 레벨(3V)에 상승함에 따라 N 채널 MOS 트랜지스터(76)가 도통하는 것이 동작의 전제로 된다. N 채널 MOS 트랜지스터(76)가 도통하기 위해서는, N 채널 MOS 트랜지스터(76)의 임계값 전위가 입력 신호 VI의「H」 레벨(3V) 이하일 필요가 있다. As described above, in the conventional level shifter 72, as the input signal VI rises from the "L" level (0V) to the "H" level (3V), the N-channel MOS transistor 76 conducts on the premise of operation. do. In order for the N-channel MOS transistor 76 to conduct, it is necessary that the threshold potential of the N-channel MOS transistor 76 is equal to or lower than the "H" level (3V) of the input signal VI.

일반적인 반도체 LSI에서는 트랜지스터의 임계값 전압을 3V 이하로 하는 것은 용이하지만, 액정 표시 장치에 포함되어 있는 저온 폴리실리콘 TFT는 임계값 전압의 변동이 커, TFT의 임계값 전압을 3V 이하로 하는 것은 곤란하다. 이 때문에, 도 27에 도시한 바와 같이, 고내압의 MOS 트랜지스터로 구성된 레벨 시프터(72)를 제어용 LSI(71)와 액정 표시 장치(73)와의 사이에 설치하여 신호의 논리 레벨의 변환을 행하고 있다. In a typical semiconductor LSI, it is easy to set the threshold voltage of the transistor to 3V or less, but the low-temperature polysilicon TFT included in the liquid crystal display has a large variation in the threshold voltage, and it is difficult to set the threshold voltage of the TFT to 3V or less. Do. For this reason, as shown in FIG. 27, the level shifter 72 comprised from the high breakdown voltage MOS transistor is provided between the control LSI 71 and the liquid crystal display device 73, and the signal logic level is converted. .

그러나, 이러한 레벨 시프터(72)를 설치하면, 레벨 시프터(72)의 비용이 시스템 비용에 가산되게 되어, 시스템 비용의 상승을 초래한다. However, if such a level shifter 72 is provided, the cost of the level shifter 72 is added to the system cost, resulting in an increase in system cost.

그 때문에, 본 발명의 주된 목적은, 입력 트랜지스터의 임계값 전압보다 입력 신호의 진폭 전압이 낮은 경우에도 정상적으로 동작하는 진폭 변환 회로 및 그것을 이용한 반도체 장치를 제공하는 것이다. Therefore, the main object of this invention is to provide the amplitude conversion circuit which operates normally, even when the amplitude voltage of an input signal is lower than the threshold voltage of an input transistor, and the semiconductor device using the same.

본 발명에 따른 진폭 변환 회로에서는, 그 진폭이 제1 전압인 제1 신호를, 그 진폭이 제1 전압보다 높은 제2 전압인 제2 신호로 변환하기 위해서, 제1 도전 형식의 제1 및 제2 트랜지스터와, 제2 도전 형식의 제3 및 제4 트랜지스터와, 구동 회로가 설치된다. 제1 및 제2 트랜지스터의 제1 전극은 모두 제2 전압을 받고, 그들의 제2 전극은 제2 신호 및 그 상보 신호를 출력하기 위한 제1 및 제2 출력 노드에 각각 접속되고, 그들의 입력 전극은 각각 제2 및 제1 출력 노드에 접속된다. 제3 및 제4 트랜지스터의 제1 전극은, 각각 제1 및 제2 출력 노드에 접속된다. 구동 회로는, 제1 신호 및 그 상보 신호에 의해서 구동되고, 제1 신호의 상보 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 트랜지스터를 도통시키고, 제1 신호의 상보 신호의 후연에 대응하는 제1 신호의 전연에 응답하여 제3 전압을 제4 트랜지스터의 입력 전극 및 제2 전극간에 제공하여 제4 트랜지스터를 도통시킨다. 따라서, 제1 신호의 상보 신호의 전연 또는 제1 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 또는 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 또는 제4 트랜지스터를 도통시키므로, 제1 신호의 진폭이 제3 및 제4 트랜지스터의 임계값 전압보다도 낮은 경우에도 정상적으로 동작한다. In the amplitude conversion circuit according to the present invention, in order to convert the first signal whose amplitude is the first voltage into the second signal whose amplitude is higher than the first voltage, the first and the first conduction types of the first conductivity type are used. Two transistors, third and fourth transistors of the second conductivity type, and a driving circuit are provided. The first electrodes of the first and second transistors all receive a second voltage, their second electrodes are respectively connected to first and second output nodes for outputting a second signal and its complementary signal, and their input electrodes are Respectively connected to the second and first output nodes. The first electrodes of the third and fourth transistors are connected to the first and second output nodes, respectively. The driving circuit is driven by the first signal and its complementary signal, and provides a third voltage higher than the first voltage between the input electrode and the second electrode of the third transistor in response to the leading edge of the complementary signal of the first signal. The third transistor is turned on, and in response to the leading edge of the first signal corresponding to the trailing edge of the complementary signal of the first signal, a third voltage is provided between the input electrode and the second electrode of the fourth transistor to conduct the fourth transistor. Thus, in response to the leading edge of the complementary signal of the first signal or the leading edge of the first signal, a third voltage higher than the first voltage is provided between the input electrode and the second electrode of the third or fourth transistor so that the third or fourth Since the transistor is turned on, it operates normally even when the amplitude of the first signal is lower than the threshold voltages of the third and fourth transistors.

또한, 본 발명에 따른 다른 진폭 변환 회로에서는, 그 진폭이 제1 전압인 제1 신호를, 그 진폭이 제1 전압보다도 높은 제2 전압인 제2 신호로 변환하기 위해서, 제1 도전 형식의 제1 및 제2 트랜지스터와, 제2 도전 형식의 제3 및 제4 트랜지스터와, 구동 회로가 설치된다. 제1 및 제2 트랜지스터의 제1 전극은 모두 제2 전압을 받고, 그들의 제2 전극은 제2 신호 및 그 상보 신호를 출력하기 위한 제1 및 제2 출력 노드에 각각 접속되고, 그들의 입력 전극은 모두 제2 출력 노드에 접속된다. 제3 및 제4 트랜지스터의 제1 전극은, 각각 제1 및 제2 출력 노드에 접속된다. 구동 회로는, 제1 신호 및 그 상보 신호에 의해서 구동되고, 제1 신호의 상보 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 트랜지스터를 도통시키고, 제1 신호의 상보 신호의 후연에 대응하는 제1 신호의 전연에 응답하여 제3 전압을 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제4 트랜지스터를 도통시킨다. 따라서, 제1 신호의 상보 신호의 전연 또는 제1 신호의 전연에 응답하여 제1 전압보다 높은 제3 전압을 제3 또는 제4 트랜지스터의 입력 전극 및 제2 전극 사이에 제공하여 제3 또는 제4 트랜지스터를 도통시키므로, 제1 신호의 진폭이 제3 및 제4 트랜지스터의 임계값 전압보다 낮은 경우에도 정상적으로 동작한다. Further, in another amplitude conversion circuit according to the present invention, in order to convert the first signal whose amplitude is the first voltage into the second signal whose amplitude is higher than the first voltage, the first signal of the first conductivity type is used. The first and second transistors, the third and fourth transistors of the second conductivity type, and the driving circuit are provided. The first electrodes of the first and second transistors all receive a second voltage, their second electrodes are respectively connected to first and second output nodes for outputting a second signal and its complementary signal, and their input electrodes are All are connected to the second output node. The first electrodes of the third and fourth transistors are connected to the first and second output nodes, respectively. The driving circuit is driven by the first signal and its complementary signal, and provides a third voltage higher than the first voltage between the input electrode and the second electrode of the third transistor in response to the leading edge of the complementary signal of the first signal. Conducting the fourth transistor by conducting the third transistor and providing a third voltage between the input electrode and the second electrode of the fourth transistor in response to the leading edge of the first signal corresponding to the trailing edge of the complementary signal of the first signal. . Thus, in response to the leading edge of the complementary signal of the first signal or the leading edge of the first signal, a third voltage higher than the first voltage is provided between the input electrode and the second electrode of the third or fourth transistor so that the third or fourth Since the transistor is turned on, it operates normally even when the amplitude of the first signal is lower than the threshold voltages of the third and fourth transistors.

[발명의 실시예][Examples of the Invention]

도 1은, 본 발명의 일 실시예에 따른 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 나타내는 블록도이다. 1 is a block diagram showing a configuration of a part related to image display of a mobile phone according to an embodiment of the present invention.

도 1에 있어서, 이 휴대 전화기는, MOST형 집적 회로인 제어용 LSI(1)과, TFT형 집적 회로인 액정 표시 장치(2)를 포함하며, 액정 표시 장치(2)는 레벨 시프터(3) 및 액정 표시부(4)를 포함한다. In Fig. 1, the mobile phone includes a control LSI 1 which is a MOST type integrated circuit and a liquid crystal display device 2 which is a TFT type integrated circuit, and the liquid crystal display device 2 includes a level shifter 3 and The liquid crystal display part 4 is included.

제어용 LSI(1)은, 액정 표시 장치(2)용의 제어 신호를 출력한다. 이 제어 신호의「H」레벨은 3V이고, 그「L」레벨은 0V이다. 제어 신호는 실제로는 다수 생성되지만, 여기서는 설명의 간단화를 위해 제어 신호는 1개로 한다. 레벨 시프터(3)는, 제어용 LSI(1)로부터의 제어 신호의 논리 레벨을 변환하여 내부 제어 신호를 생성한다. 이 내부 제어 신호의「H」레벨은 7.5V이고, 그「L」레벨은 0V이다. 액정 표시부(4)는, 레벨 시프터(3)로부터의 내부 제어 신호에 따라서 화상을 표시한다. The control LSI 1 outputs a control signal for the liquid crystal display device 2. The "H" level of this control signal is 3V, and the "L" level is 0V. Although a large number of control signals are actually generated, one control signal is used here for simplicity of explanation. The level shifter 3 converts the logic level of the control signal from the control LSI 1 to generate an internal control signal. The "H" level of this internal control signal is 7.5V, and the "L" level is 0V. The liquid crystal display unit 4 displays an image in accordance with an internal control signal from the level shifter 3.

도 2는, 레벨 시프터(3)의 구성을 나타내는 회로도이다. 도 2에 있어서, 이 레벨 시프터(3)는, P형 TFT(5, 6), N형 TFT(7∼14), 캐패시터(15, l6), 및 저항 소자(17)를 포함한다. P형 TFT(5, 6)은, 각각 전원 전위 VCC(7.5V)의 노드 N1과 출력 노드 N5, N6과의 사이에 접속되고, 그들의 게이트는 각각 출력 노드 N6, N5에 접속된다. 출력 노드 N5, N6에 나타나는 신호는, 각각, 이 레벨 시프터(3)의 출력 신호 VO, /VO로 된다. N형 TFT(7)은, 노드 N5과 N7과의 사이에 접속되고, 그 게이트는 노드 N11에 접속된다. N형 TFT(8)은, 노드 N6과 N8의 사이에 접속되고, 그 게이트는 노드 N13에 접속된다. 노드 N7, N8에는, 각각 입력 신호 VI 및 그 상보 신호/VI가 주어진다. 2 is a circuit diagram showing the configuration of the level shifter 3. In FIG. 2, this level shifter 3 includes P-type TFTs 5 and 6, N-type TFTs 7 to 14, capacitors 15 and l6, and a resistance element 17. The P-type TFTs 5 and 6 are connected between the node N1 of the power supply potential VCC (7.5V) and the output nodes N5 and N6, respectively, and their gates are connected to the output nodes N6 and N5, respectively. The signals shown in the output nodes N5 and N6 become the output signals VO and / VO of this level shifter 3, respectively. The N-type TFT 7 is connected between the nodes N5 and N7, and the gate thereof is connected to the node N11. The N-type TFT 8 is connected between the nodes N6 and N8 and its gate is connected to the node N13. The nodes N7 and N8 are given input signals VI and their complementary signals / VI, respectively.

저항 소자(17) 및 N형 TFT(9, 10)은, 전원 전위 VCC의 노드 N1과 접지 전위 GND의 노드와의 사이에 직렬 접속된다. N형 TFT(9)의 게이트는 그 드레인(노드 N9)에 접속되고, N형 TFT(l0)의 게이트는 그 드레인에 접속된다. N형 TFT(9, 10)의 각각은 다이오드 소자를 구성하고, 저항 소자(17) 및 N형 TFT(9, 10)은 정전위 발생 회로를 구성한다. 저항 소자(17)의 저항값을 충분히 크게 설정하고(예를 들면 100MΩ), N형 TFT(9, 10)의 도통 저항값을 저항 소자(17)의 저항값에 비하여 충분히 작게 설정하면, 노드 N9의 전위 V9는 V9= 2VTN이 된다. 여기서, VTN은, N형 TFT의 임계값 전위이다. The resistance element 17 and the N-type TFTs 9 and 10 are connected in series between the node N1 of the power source potential VCC and the node of the ground potential GND. The gate of the N-type TFT 9 is connected to the drain thereof (node N9), and the gate of the N-type TFT 10 is connected to the drain thereof. Each of the N-type TFTs 9 and 10 constitutes a diode element, and the resistance element 17 and the N-type TFTs 9 and 10 constitute an electrostatic potential generating circuit. If the resistance value of the resistance element 17 is set sufficiently large (for example, 100 MΩ) and the conduction resistance value of the N-type TFTs 9 and 10 is set sufficiently smaller than the resistance value of the resistance element 17, the node N9 The potential V9 of V9 becomes 2VTN. Here, VTN is the threshold potential of the N-type TFT.

N형 TFT(l1)은, 전원 전위 VCC의 노드 N1과 노드 N11과의 사이에 접속되고, 그 게이트는 노드 N9의 전위 V9를 받는다. N형 TFT(12)은, 노드 N11과 N12와의 사이에 접속되며, 그 게이트는 노드 N11에 접속된다. N형 TFT(12)는, 다이오드 소자를 구성한다. 캐패시터(15)는 노드 N11과 N12와의 사이에 접속된다. 노드 N12에는, 신호 /VI가 주어진다. The N-type TFT 11 is connected between the node N1 of the power supply potential VCC and the node N11, and the gate thereof receives the potential V9 of the node N9. The N-type TFT 12 is connected between the node N11 and N12, and the gate thereof is connected to the node N11. The N-type TFT 12 constitutes a diode element. The capacitor 15 is connected between the nodes N11 and N12. At node N12, signal / VI is given.

N형 TFT(13)은, 전원 전위 VCC의 노드 N1과 노드 N13과의 사이에 접속되고, 그 게이트는 노드 N9의 전위 V9를 받는다. N형 TFT(14)는 노드 N13과 Nl4와의 사이에 접속되고, 그 게이트는 노드 N13에 접속된다. N형 TFT(14)은, 다이오드 소자를 구성한다. 캐패시터(16)는, 노드 N13과 N14와의 사이에 접속된다. 노드 N14에는, 입력 신호 VI가 주어진다.The N-type TFT 13 is connected between the node N1 of the power source potential VCC and the node N13, and the gate thereof receives the potential V9 of the node N9. The N-type TFT 14 is connected between the node N13 and Nl4, and the gate thereof is connected to the node N13. The N-type TFT 14 constitutes a diode element. The capacitor 16 is connected between the nodes N13 and N14. At node N14, the input signal VI is given.

이어서, 이 레벨 시프터(3)의 동작에 대하여 설명한다. 지금, 입력 신호 VI, /VI가 각각 3V, 0V로 되어 있는 것으로 하면, N형 TFT(l1)이 소스 폴로워 동작함으로써, 노드 N11의 전위 V11는 V11= 2VTN-VTN= VTN이 된다. 또한, 다이오드 접속된 N형 TFT(l2)의 임계값 전위는 VTN이기 때문에, 전원 전위 VCC의 노드 N1으로부터 노드 N12로는 전류는 거의 흐르지 않는다. N형 TFT(7)의 게이트 전위는 V11= VTN이고, 그 소스 전위는 3V이기 때문에, N형 TFT(7)은 비도통으로 되어 있다. 캐패시터(15)는, 임계값 전압 VTN으로 충전되어 있다. Next, the operation of the level shifter 3 will be described. Assuming that the input signals VI and / VI are 3V and 0V, respectively, the N-type TFT 11 operates as a source follower, whereby the potential V11 of the node N11 becomes V11 = 2VTN-VTN = VTN. In addition, since the threshold potential of the diode-connected N-type TFT 12 is VTN, almost no current flows from the node N1 to the node N12 of the power source potential VCC. Since the gate potential of the N-type TFT 7 is V11 = VTN and its source potential is 3V, the N-type TFT 7 is non-conductive. The capacitor 15 is charged with the threshold voltage VTN.

한편, 후술하는 바와 같이, 노드 N13의 전위 V13는 VTN 이상으로 승압되어 있고, 노드 N8은 0V로 되어 있기 때문에, N형 TFT(8)이 도통한다. 이 결과, 출력 노드 N6은 입력 노드 N8의 전위(0V)로 되어, P형 TFT(5)가 도통하여, 출력 노드 N5는 전원 전위 VCC로 된다. 이에 의해, P형 TFT(6)은 비도통으로 되어, 전원 전위 VCC의 노드 N1과 입력 노드 N8과의 사이에 전류는 흐르지 않는다.On the other hand, as will be described later, since the potential V13 of the node N13 is boosted to VTN or more, and the node N8 is 0V, the N-type TFT 8 conducts. As a result, the output node N6 becomes the potential (0V) of the input node N8, so that the P-type TFT 5 conducts, and the output node N5 becomes the power supply potential VCC. As a result, the P-type TFT 6 becomes non-conductive and no current flows between the node N1 and the input node N8 of the power source potential VCC.

이어서, 입력 신호 VI가 3V로부터 0V로 강하됨과 함께 입력 신호 /VI가 0V로부터 3V로 상승되면, 입력 신호 /VI의 전위 변화가 용량 결합에 의해 캐패시터(15)를 통해 노드 N11에 전달되어, 노드 N11의 전위 Vl1가 승압된다. 캐패시터(15)의 용량값을 노드 N11의 기생 용량(도시 생략)의 용량값보다 충분히 크게 하면, 출력 노드 N11의 전위 V11는 V11≒VTN+△VI=VTN+3V로 된다. 단, △VI는, 입력 신호 VI, /VI의 진폭이고, 3V이다. N형 TFT(7)의 소스(노드 N7)의 전위는 0V로 되어 있기 때문에, N형 TFT(7)의 게이트-소스간 전압은 VTN+3V로 되어, N형 TFT(7)이 도통한다. 이 결과, 출력 노드 N5의 전위는 0V로 되어, P형 TFT(6)이 도통한다. Subsequently, when the input signal VI falls from 3V to 0V and the input signal / VI rises from 0V to 3V, the potential change of the input signal / VI is transferred to the capacitor N11 through the capacitor 15 by capacitive coupling, so that the node The potential V11 of N11 is boosted. When the capacitance value of the capacitor 15 is made sufficiently larger than the capacitance value of the parasitic capacitance (not shown) of the node N11, the potential V11 of the output node N11 is V11 ≒ VTN + ΔVI = VTN + 3V. However, ΔVI is the amplitude of the input signals VI and / VI and is 3V. Since the potential of the source (node N7) of the N-type TFT 7 is 0V, the gate-source voltage of the N-type TFT 7 becomes VTN + 3V, so that the N-type TFT 7 conducts. As a result, the potential of the output node N5 becomes 0V, so that the P-type TFT 6 conducts.

한편, 입력 신호 VI의 3V로부터 0V로의 전위 변화가 용량 결합에 의해 캐패시터(16)를 통해 노드 N13에 전달되어, 노드 N13의 전위 V13가 강압된다. 입력 신호 VI, /VI의 변화 사이클이 짧은 경우에는, 강압 전의 노드 N13의 전위 V13는 V13= VTN+3V로 되어 있기 때문에, 강압시의 노드 N13의 전위 V13는 V13=VTN+3V-3V=VTN으로 된다. 입력 신호 VI, /VI의 변화 사이클이 긴 경우에는, 노드 N13의 전위 V13는 용량 결합에 의해서 승압된 전위이기 때문에, 시간과 함께 저하해 간다. 이 때문에 노드 N13의 전위 V13는 입력 신호 VI, /VI의 변화 사이클이 짧은 경우의 값 VTN보다 저하분 만큼 낮게 되지만, 이 경우, N형 TFT(13)이 도통하여, 노드 N13의 전위 V13를 VTN로 상승시킨다. On the other hand, the potential change from 3V to 0V of the input signal VI is transferred to the node N13 through the capacitor 16 by capacitive coupling, and the potential V13 of the node N13 is stepped down. When the change cycles of the input signals VI and / VI are short, the potential V13 of the node N13 before the step-down is V13 = VTN + 3V. Therefore, the potential V13 of the node N13 during the step-down is V13 = VTN + 3V-3V = VTN. Becomes When the change cycles of the input signals VI and / VI are long, the potential V13 of the node N13 is a potential boosted by capacitive coupling, and thus decreases with time. For this reason, the potential V13 of the node N13 is lowered by a lower value than the value VTN when the change cycles of the input signals VI and / VI are short. In this case, the N-type TFT 13 conducts, and the potential V13 of the node N13 is VTN. Raise to.

이상과 같이, N형 TFT(8)의 게이트 전위 V13는 VTN로 되고, 그 소스(노드 N8)의 전위는 3V로 되기 때문에, N형 TFT(8)은 비도통 상태로 된다. 이 결과, 출력 노드 N6의 전위는 7.5V가 되어, P형 TFT(5)이 비도통 상태로 된다. 이와 같이 하여, 출력 노드 N5, N6은 각각 0V, 7.5V로 되고, 3V로부터 7.5V로의 논리 레벨의 변환이 행하여진 것으로 된다. As described above, since the gate potential V13 of the N-type TFT 8 becomes VTN and the potential of the source (node N8) becomes 3V, the N-type TFT 8 is in a non-conductive state. As a result, the potential of the output node N6 is 7.5V, and the P-type TFT 5 is in a non-conductive state. In this way, the output nodes N5 and N6 become 0V and 7.5V, respectively, and the logic level conversion from 3V to 7.5V is performed.

이 실시예에서는, 입력 신호 VI의 하강 엣지에 응답하여, N형 TFT(7)의 임계값 전압 VTN에 입력 신호 /VI의 진폭 전압(3V)을 가산한 전압 VTN+3V를 N형 TFT(7)의 게이트-소스 사이에 제공하기 때문에, 입력 신호 /VI의 진폭 전압(3V)이 N형 TFT(7)의 임계값 전압 VTN보다 낮은 경우에도 레벨 시프터(3)가 정상적으로 동작한다. 따라서, 도 1에 도시한 바와 같이, 레벨 시프터(3)와 액정 표시부(4)를 1개의 액정 표시 장치(2)(TFT형 집적 회로)로 할 수 있다. 따라서, 레벨 시프터(52)와 액정 표시 장치(53)를 별개로 설치할 필요가 있는 종래에 비하여, 부품 점수가 적어, 시스템 비용이 낮게 된다. In this embodiment, in response to the falling edge of the input signal VI, the voltage VTN + 3V obtained by adding the amplitude voltage (3V) of the input signal / VI to the threshold voltage VTN of the N-type TFT 7 is converted to the N-type TFT (7). Level shifter 3 operates normally even when the amplitude voltage 3V of the input signal / VI is lower than the threshold voltage VTN of the N-type TFT 7. Therefore, as shown in FIG. 1, the level shifter 3 and the liquid crystal display part 4 can be set as one liquid crystal display device 2 (TFT type | mold integrated circuit). Therefore, compared with the conventional case where the level shifter 52 and the liquid crystal display device 53 need to be provided separately, the number of parts is small and the system cost is low.

또한, 동작의 도중에 과도적으로 전원 전류가 흐르지만, 저항 소자(17) 및 N형 TFT(9, 10) 이외에는 직류적인 전류는 흐르지 않는다. 저항 소자(17)의 저항값은 큰 값으로 설정되어 있어, 미소 전류밖에 흐르지 않기 때문에, 레벨 시프터(3)의 소비 전력은 매우 작아진다. In addition, while the power supply current flows transiently during the operation, no direct current flows except the resistance element 17 and the N-type TFTs 9 and 10. Since the resistance value of the resistance element 17 is set to a large value and only a small current flows, the power consumption of the level shifter 3 becomes very small.

또, 이 실시예에서는, TFT(5∼14)를 이용하였지만, TFT 대신에 MOS 트랜지스터를 이용하여도 된다. 이 경우에는, 입력 신호 VI, /VI의 진폭이 MOS 트랜지스터의 임계값 전압보다도 작은 경우에도 동작한다. In this embodiment, although the TFTs 5 to 14 are used, a MOS transistor may be used instead of the TFT. In this case, it also operates when the amplitude of the input signals VI and / VI is smaller than the threshold voltage of the MOS transistor.

또한, 이 실시예에서는, 절연 게이트형 전계 효과 트랜지스터인 TFT를 이용하였지만, 다른 형식의 전계 효과 트랜지스터를 이용하여도 되는 것은 물론이다. In this embodiment, although the TFT, which is an insulated gate type field effect transistor, is used, of course, another type of field effect transistor may be used.

이하, 이 실시예의 여러가지의 변경예에 대하여 설명한다. 도 3의 레벨 시프터(20)에서는, N형 TFT(12, 14)의 소스가 접지된다. 이 변경예에서는, N형 TFT(12, 14)의 전류를 입력 노드 N12, N14에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다. Hereinafter, various modification examples of this embodiment will be described. In the level shifter 20 of FIG. 3, the sources of the N-type TFTs 12 and 14 are grounded. In this modification, since the current of the N-type TFTs 12 and 14 flows to the node of the ground potential GND without flowing to the input nodes N12 and N14, the driving force of the input signals VI and / VI can be reduced.

도 4의 레벨 시프터(21)에서는, P형 TFT(5, 6)의 소스에 전원 전위 VCC (7.5V)가 주어지고, N형 TFT(l1)의 드레인에는 전원 전위 VCC와 다른 플러스의 전원 전위 VCC'가 주어지며, 저항 소자(17)의 한쪽 전극(노드 N9에 접속되어 있지 않은 쪽의 전극)에는 전원 전위 VCC, VCC'와 다른 전원 전위 VCC^〃가 주어진다. 이 변경예에서는, 예를 들면 전원 전위 VCC의 노드에서 생긴 노이즈에 의해서 노드 N9, N11, N13의 전위 V9, V11, V13가 변동하는 것을 방지할 수 있다.In the level shifter 21 of FIG. 4, the power supply potential VCC (7.5V) is given to the source of the P-type TFTs 5 and 6, and the positive power supply potential different from the power supply potential VCC is given to the drain of the N-type TFT 11. VCC 'is given, one of the electrodes (electrodes of the side that is not connected to the node N9) of the resistance element 17 has the power supply potential VCC, VCC' is given as another power supply potential VCC ^〃. In this modification, for example, it is possible to prevent the potentials V9, V11, V13 of the nodes N9, N11, N13 from fluctuating by noise generated at the node of the power source potential VCC.

도 5의 레벨 시프터(22)에서는, 저항 소자(17)가 P형 TFT(23)으로 구성된다. 즉, P형 TFT(23)은, 전원 전위 VCC의 노드 N1과 노드 N9 사이에 접속되고, 그 게이트는 접지 전위 GND의 노드에 접속된다. TFT로 구성된 저항 소자의 단위 면적당 저항값은, 확산층으로 구성된 저항 소자의 단위 면적당 저항값보다도 커진다. 따라서, 이 변경예에서는, 저항 소자의 점유 면적을 작게 할 수 있다. 또, 그 게이트가 전원 전위 VCC를 받는 N형 TFT으로 저항 소자(17)를 구성해도 동일한 효과가 얻어진다. In the level shifter 22 of FIG. 5, the resistance element 17 is constituted by the P-type TFT 23. That is, the P-type TFT 23 is connected between the node N1 and the node N9 of the power source potential VCC, and the gate thereof is connected to the node of the ground potential GND. The resistance value per unit area of the resistance element constituted by the TFT becomes larger than the resistance value per unit area of the resistance element constituted by the diffusion layer. Therefore, in this modification, the area occupied by the resistance element can be made small. The same effect can be obtained even when the gate constitutes the resistance element 17 with the N-type TFT receiving the power supply potential VCC.

도 6의 레벨 시프터(24)에서는, N형 TFT(25, 26)이 추가된다. N형 TFT(25)는, 노드 N5과 N7의 사이에 접속되고, 그 게이트는 노드 N6에 접속된다. N형 TFT(26)은, 노드 N6과 N8의 사이에 접속되고, 그 게이트는 노드 N5에 접속된다. 입력 신호 VI, /VI의 각각이「H」 레벨 및「L」 레벨로 되어 출력 신호 VO, /VO가 각각「H」 레벨 및「L」 레벨이 되면, N형 TFT(25)이 비도통 상태로 됨과 함께 N형 TFT(26)이 도통하여, 출력 노드 N5, N6이 각각「H」 레벨 및「L」 레벨로 유지된다. 입력 신호 VI, /VI가 각각「L」 레벨 및「H」 레벨로 되어 출력 신호 VO, /VO가 각각「L」 레벨 및「H」 레벨이 되면, N형 TFT(25)이 도통함과 함께 N형 TFT(26)이 비도통 상태로 되어, 출력 노드 N5, N6이 각각「L」 레벨 및「H」 레벨로 유지된다. In the level shifter 24 of FIG. 6, the N-type TFTs 25 and 26 are added. The N-type TFT 25 is connected between the nodes N5 and N7, and the gate thereof is connected to the node N6. The N-type TFT 26 is connected between the nodes N6 and N8, and the gate thereof is connected to the node N5. When the input signals VI and / VI become the "H" level and the "L" level, respectively, and the output signals VO and / VO become the "H" level and the "L" level, respectively, the N-type TFT 25 is in a non-conductive state. In addition, the N-type TFT 26 is turned on so that the output nodes N5 and N6 are maintained at the "H" level and the "L" level, respectively. When the input signals VI and / VI become the "L" level and the "H" level, respectively, and the output signals VO and / VO become the "L" level and the "H" level, respectively, the N-type TFT 25 becomes conductive. The N-type TFT 26 is brought into a non-conductive state, and the output nodes N5 and N6 are maintained at the "L" level and the "H" level, respectively.

입력 신호 VI, /VI의 변화 사이클이 매우 긴 경우, 노드 N11, N13의 전위 V 1l, V13는 양쪽 모두 N형 TFT의 임계값 전위 VTN로 되어, 출력 노드 N5와 N6의 전위 관계가 역전할 가능성이 있다. N형 TFT(25, 26)은, 이러한 출력 노드 N5와 N6의 전위 관계의 역전을 방지하기 위한 것이며, 노드 N11, N13의 전위 V11, V13에 관계없이, 출력 노드 N5, N6의 전위를 고정한다. In the case where the change cycles of the input signals VI and / VI are very long, the potentials V 11 and V 13 of the nodes N11 and N13 both become the threshold potentials VTN of the N-type TFT, so that the potential relationship between the output nodes N5 and N6 may be reversed. There is this. The N-type TFTs 25 and 26 are for preventing the inversion of the potential relationship between the output nodes N5 and N6, and fix the potentials of the output nodes N5 and N6 regardless of the potentials V11 and V13 of the nodes N11 and N13. .

도 7의 레벨 시프터(27)는, 도 6의 레벨 시프터(24)의 N형 TFT(25, 26)의 소스를 접지 전위 GND의 노드에 접속한 것이다. 이 변경예에서는, N형 TFT(25, 26)의 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다. The level shifter 27 of FIG. 7 connects the source of the N-type TFTs 25 and 26 of the level shifter 24 of FIG. 6 to the node of the ground potential GND. In this modification, since the current of the N-type TFTs 25 and 26 flows to the node of the ground potential GND without flowing to the input nodes N7 and N8, the driving force of the input signals VI and / VI can be reduced.

도 8의 레벨 시프터(30)는, 도 2의 레벨 시프터(3)의 N형 TFT(7, 8)의 소스를 모두 접지 전위 GND의 노드에 접속한 것이다. 이 변경예에서는, N형 TFT(7, 8)의 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다. The level shifter 30 of FIG. 8 connects the sources of the N-type TFTs 7 and 8 of the level shifter 3 of FIG. 2 to the node of the ground potential GND. In this modification, since the current of the N-type TFTs 7 and 8 flows to the node of the ground potential GND without flowing to the input nodes N7 and N8, the driving force of the input signals VI and / VI can be reduced.

도 9의 레벨 시프터(31)는, 도 7의 레벨 시프터(27)의 N형 TFT(7, 8, 25, 26)의 소스를 모두 접지 전위 GND의 노드에 접속한 것이다. 이 변경예에서는, N형 TFT(7, 8, 25, 26)의 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 한층 작게 할 수 있다. The level shifter 31 of FIG. 9 connects the sources of the N-type TFTs 7, 8, 25, 26 of the level shifter 27 of FIG. 7 to the node of the ground potential GND. In this modification, since the current of the N-type TFTs 7, 8, 25, and 26 flows to the node of the ground potential GND without flowing to the input nodes N7 and N8, the driving force of the input signals VI and / VI can be further reduced. have.

도 10의 레벨 시프터(32)는, 도 2의 레벨 시프터(3)의 P형 TFT(5, 6)의 게이트를 모두 노드 N5에 접속한 것이다. P형 TFT(5, 6)은, 전류 미러 회로를 구성한다. P형 TFT(5, 6)에는, 동일한 값의 전류가 흐른다. 입력 신호 VI, /VI가 각각「L」 레벨 및「H」 레벨로 되어 N형 TFT(7, 8)이 각각 도통 상태 및 비도통 상태가 된 경우에는, TFT(5, 7)에 흐르는 전류와 동일한 값의 전류가 P형 TFT(6)에도 흘러 차동 증폭이 행하여진다. 출력 노드 N5, N6은 각각「L」 레벨 및「H」 레벨이 된다. 이 변경예에서도, 도 2의 레벨 시프터(3)와 동일한 진폭 변환 효과가 얻어진다. The level shifter 32 of FIG. 10 connects all the gates of the P-type TFTs 5 and 6 of the level shifter 3 of FIG. 2 to the node N5. The P-type TFTs 5 and 6 constitute a current mirror circuit. The same value current flows through the P-type TFTs 5 and 6. When the input signals VI and / VI are at the "L" level and the "H" level, respectively, and the N-type TFTs 7 and 8 are in the conductive state and the non-conductive state, respectively, the current flowing through the TFTs 5 and 7 A current having the same value also flows into the P-type TFT 6 to perform differential amplification. The output nodes N5 and N6 become the "L" level and the "H" level, respectively. Also in this modification, the same amplitude conversion effect as the level shifter 3 in FIG. 2 is obtained.

도 11의 레벨 시프터(33)는, 도 6의 레벨 시프터(24)의 P형 TFT(5, 6)의 게이트를 모두 노드 N5에 접속한 것이다. 이 변경예에서는, 도 6의 레벨 시프터(24)와 동일한 효과가 얻어진다. The level shifter 33 in FIG. 11 connects the gates of the P-type TFTs 5 and 6 of the level shifter 24 in FIG. 6 to the node N5. In this modification, the same effects as in the level shifter 24 in FIG. 6 are obtained.

도 12의 레벨 시프터(34)는, 도 10의 레벨 시프터(32)의 N형 TFT(7, 8)의 소스를 모두 접지한 것이다. 이 변경예에서는, N형 TFT(7, 8)에 흐르는 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다. The level shifter 34 of FIG. 12 grounds all the sources of the N-type TFTs 7 and 8 of the level shifter 32 of FIG. In this modification, since the current flowing through the N-type TFTs 7 and 8 flows to the node of the ground potential GND without flowing to the input nodes N7 and N8, the driving force of the input signals VI and / VI can be reduced.

도 13의 레벨 시프터(35)는, 도 11의 레벨 시프터(33)의 N형 TFT(7, 8, 25, 26)의 소스를 모두 접지한 것이다. 이 변경예에서는, N형 TFT(7, 8, 25, 26)에 흐르는 전류를 입력 노드 N7, N8에 흘리지 않고 접지 전위 GND의 노드에 흘리기 때문에, 입력 신호 VI, /VI의 구동력을 작게 할 수 있다. The level shifter 35 of FIG. 13 grounds all the sources of the N-type TFTs 7, 8, 25, 26 of the level shifter 33 of FIG. 11. In this modification, since the current flowing through the N-type TFTs 7, 8, 25, and 26 flows to the node of the ground potential GND without flowing to the input nodes N7 and N8, the driving force of the input signals VI and / VI can be reduced. have.

도 14의 변경예에서는, 저항 소자(17) 및 N형 TFT(9, 10)을 포함하는 정전위 발생 회로(36)가, 복수의 레벨 시프터(38, 39, …)에 대하여 공통으로 설치된다. 정전위 발생 회로(36)의 출력 노드 N9과 접지 전위 GND의 노드와의 사이에는, 전위 안정화용의 캐패시터(37)가 접속된다. 저항 소자(17)의 저항값을 크게 하기 위해서는 저항 소자(17)의 면적을 크게 할 필요가 있지만, 이 변경예에서는, 정전위 발생 회로(36)를 복수의 레벨 시프터(38, 39, …)에 대하여 공통으로 설치하기 때문에, 회로 전체로서의 점유 면적을 작게 할 수 있다. In the modification of FIG. 14, the electrostatic potential generating circuit 36 including the resistance element 17 and the N-type TFTs 9, 10 is provided in common with the plurality of level shifters 38, 39,... . A capacitor 37 for potential stabilization is connected between the output node N9 of the potential potential generating circuit 36 and the node of the ground potential GND. In order to increase the resistance value of the resistance element 17, it is necessary to increase the area of the resistance element 17. However, in this modification, the electrostatic potential generating circuit 36 has a plurality of level shifters 38, 39,... Since they are provided in common with each other, the occupied area as the entire circuit can be reduced.

도 15의 레벨 시프터(40)는, 도 2의 레벨 시프터(3)에 P형 TFT(41, 42)를 추가한 것이다. P형 TFT(41)는 P형 TFT(5)의 드레인과 출력 노드 N5 사이에 접속되고, 그 게이트는 노드 N11에 접속된다. P형 TFT(42)는, P형 TFT(6)의 드레인과 출력 노드 N6 사이에 접속되고, 그 게이트는 노드 N13에 접속된다. 입력 신호/VI가 0V에서 3V로 높아지면, 노드 N11의 전위 V11는 VTN+3V가 되어, P형 TFT(41)가 비도통하게 됨과 동시에 N형 TFT(7)가 도통하여, 출력 노드 N5의 전위는 0V가 된다. 이 때, P형 TFT(41)가 비도통이 되기 때문에, 전원 전위 VCC의 노드 N1에서 출력 노드 N5로 전류가 흐르지 않고, 출력 노드 N5의 전위가 0V로 내려가기 쉽게 된다. 입력 신호 /VI가 3V에서 0V로 낮아지면, 노드 N11의 전위 V11는 VTN이 되고, N형 TFT(7)가 비도통이 됨과 동시에 P형 TFT(41)는 도통하고, 출력 노드 N5의 전위는 7.5V가 된다.The level shifter 40 of FIG. 15 adds P-type TFTs 41 and 42 to the level shifter 3 of FIG. The P-type TFT 41 is connected between the drain of the P-type TFT 5 and the output node N5, and its gate is connected to the node N11. The P-type TFT 42 is connected between the drain of the P-type TFT 6 and the output node N6, and the gate thereof is connected to the node N13. When the input signal / VI rises from 0V to 3V, the potential V11 of the node N11 becomes VTN + 3V so that the P-type TFT 41 becomes non-conductive and the N-type TFT 7 conducts and the potential of the output node N5. Becomes 0V. At this time, since the P-type TFT 41 becomes non-conductive, no current flows from the node N1 of the power source potential VCC to the output node N5, and the potential of the output node N5 tends to drop to 0V. When the input signal / VI is lowered from 3V to 0V, the potential V11 of the node N11 becomes VTN, the N-type TFT 7 becomes non-conductive and the P-type TFT 41 conducts, and the potential of the output node N5 becomes 7.5V.

또한, 입력 신호 VI가 0V에서 3V로 높아지면, 노드 N13의 전위 V13는 VTN+3V가 되고, P형 TFT(42)가 비도통이 됨과 동시에 N형 TFT(8)는 도통하여, 출력 노드 N6의 전위는 0V가 된다. 그 때, P형 TFT(42)가 비도통이 되기 때문에, 전원 전위 VCC의 노드 N1에서 출력 노드 N6로 전류는 흐르지 않고, 출력 노드 N6의 전위가 OV로 내려가기 쉽게 된다. 입력 신호 VI가 3V에서 0V로 낮아지면, 노드 N13의 전위 V13는 VTN이 되고, N형 TFT(8)가 비도통이 됨과 동시에 P형 TFT(42)가 도통하여, 출력 노드(6)의 전위는 7.5V가 된다. 이러한 변형예에서는, 출력 노드 N5, N6의 전위가 0V로 쉽게 저하되기 때문에, 그 만큼만 입력 신호 VI, /VI의 진폭을 작게 할 수 있어, 입력 신호 VI, /VI의 진폭의 마진이 커진다.Further, when the input signal VI goes from 0V to 3V, the potential V13 of the node N13 becomes VTN + 3V, the P-type TFT 42 becomes non-conductive and the N-type TFT 8 conducts and the output node N6 The potential of becomes 0V. At that time, since the P-type TFT 42 becomes non-conductive, no current flows from the node N1 of the power source potential VCC to the output node N6, and the potential of the output node N6 easily falls to OV. When the input signal VI is lowered from 3V to 0V, the potential V13 of the node N13 becomes VTN, the N-type TFT 8 becomes non-conductive and the P-type TFT 42 conducts and the potential of the output node 6 Becomes 7.5V. In this modification, since the potentials of the output nodes N5 and N6 drop easily to 0 V, the amplitudes of the input signals VI and / VI can be reduced only by that amount, which increases the margin of the amplitudes of the input signals VI and / VI.

도 16 ~ 도 26의 레벨 시프터(45~55)는 각각 도 3 ~ 도 13의 레벨 시프터(20~22, 24, 27, 30~35)에 P형 TFT(41, 42)를 추가한 것이다. 이러한 변형예에서도 도 15의 레벨 시프터(40)와 동일한 효과가 얻어진다.The level shifters 45 to 55 of FIGS. 16 to 26 add P-type TFTs 41 and 42 to the level shifters 20 to 22, 24, 27, and 30 to 35 of FIGS. 3 to 13, respectively. Even in this modification, the same effects as in the level shifter 40 in FIG. 15 are obtained.

금회 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아닌 것으로 간주되어야 한다. 본 발명의 범위는 상기한 설명이 아니고 특허 청구의 범위에서 정의되며, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다. The presently disclosed embodiment is to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined not in the above description but in the claims, and is intended to include any modifications within the scope and meaning equivalent to the claims.

본 발명에 따른 반도체 장치에서는, 상기 진폭 변환 회로가 복수 설치되고, 전압 발생 회로는 복수의 진폭 변환 회로에 공통으로 설치되어 있다. 이 경우에는, 진폭 변환 회로 1개 당의 점유 면적을 작게 할 수 있다. In the semiconductor device according to the present invention, a plurality of amplitude conversion circuits are provided, and the voltage generation circuit is provided in common in the plurality of amplitude conversion circuits. In this case, the occupation area per one amplitude conversion circuit can be reduced.

도 1은 본 발명의 일 실시예에 따른 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 나타내는 블록도. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing the configuration of a part related to image display of a cellular phone according to an embodiment of the present invention.

도 2는 도 1에 도시한 레벨 시프터의 구성을 나타내는 회로도.FIG. 2 is a circuit diagram showing the configuration of the level shifter shown in FIG.

도 3∼도 26 각각은 이 실시예의 변경예를 나타내는 회로도. 3 to 26 are each a circuit diagram showing a modification of this embodiment.

도 27은 종래의 휴대 전화기의 화상 표시에 관련하는 부분의 구성을 나타내는 블록도.Fig. 27 is a block diagram showing the configuration of a part related to image display of a conventional cellular phone.

도 28은 도 27에 도시한 레벨 시프터의 구성을 나타내는 회로도. FIG. 28 is a circuit diagram showing a configuration of the level shifter shown in FIG. 27; FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 71: 제어용 LSI1, 71: control LSI

2, 73: 액정 표시 장치2, 73: liquid crystal display device

3, 20∼22, 24, 27, 30∼35, 38, 39, 72: 레벨 시프터3, 20 to 22, 24, 27, 30 to 35, 38, 39, 72: level shifter

4: 액정 표시부 4: liquid crystal display

5, 6, 23: P형 TFT5, 6, 23: P-type TFT

7∼14, 25, 26: N형 TFT7 to 14, 25, 26: N-type TFT

15, 16, 37: 캐패시터15, 16, 37: capacitor

17: 저항 소자17: resistive element

36: 정전위 발생 회로36: electrostatic potential generating circuit

74, 75: P 채널 MOS 트랜지스터74, 75: P-channel MOS transistors

76, 77: N 채널 MOS 트랜지스터 76, 77: N-channel MOS transistor

Claims

An amplitude conversion circuit for converting a first signal whose amplitude is a first voltage into a second signal whose amplitude is a second voltage higher than the first voltage,

Their first electrodes all receive the second voltage, their second electrodes are respectively connected to first and second output nodes for outputting the second signal and its complementary signal, and their input electrodes are respectively connected to the second electrode. First and second transistors of a first conductivity type connected to the first output node,

Third and fourth transistors of a second conductivity type whose first electrodes are connected to the first and second output nodes, respectively, and

A third voltage that is driven by the first signal and its complementary signal and is higher than the first voltage in response to the leading edge of the complementary signal of the first signal; An input electrode of the fourth transistor in response to the leading edge of the first signal corresponding to the trailing edge of the complementary signal of the first signal; A driving circuit provided between the second electrodes to conduct the fourth transistors

Including;

The drive circuit,

A first capacitor whose one electrode is connected to an input electrode of said third transistor, and the other electrode receives a complementary signal of said first signal,

A second capacitor whose one electrode is connected to the input electrode of the fourth transistor, and the other electrode receives the first signal, and

An amplitude conversion circuit including a charge / discharge circuit for charging and discharging each of the first and second capacitors such that the voltage between respective terminals of the first and second capacitors is the threshold voltage of the third and fourth transistors. .

Their first electrodes are all subjected to the second voltage, their second electrodes are respectively connected to first and second output nodes for outputting the second signal and its complementary signal, and their input electrodes are both the second First and second transistors of a first conductivity type connected to an output node,

A third voltage driven by the first signal and its complementary signal and higher than the first voltage in response to the leading edge of the complementary signal of the first signal to provide between the input electrode and the second electrode of the third transistor Conducting the third transistor, and providing the third voltage between the input electrode and the second electrode of the fourth transistor in response to the leading edge of the first signal corresponding to the trailing edge of the complementary signal of the first signal. Driving circuit for conducting the fourth transistor

Including;

The drive circuit,

delete

The method according to claim 1 or 2,

And a fifth and a sixth transistor of a second conductivity type connected in parallel to the third and fourth transistors, respectively, and their input electrodes connected to the second and first output nodes, respectively.