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KR100502356B1 - 어드레스-디스플레이 혼합에 의한 방전 디스플레이 패널의구동 방법 - Google Patents

어드레스-디스플레이 혼합에 의한 방전 디스플레이 패널의구동 방법 Download PDF

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KR100502356B1
KR100502356B1 KR10-2003-0055875A KR20030055875A KR100502356B1 KR 100502356 B1 KR100502356 B1 KR 100502356B1 KR 20030055875 A KR20030055875 A KR 20030055875A KR 100502356 B1 KR100502356 B1 KR 100502356B1
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정우준
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채승훈
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삼성에스디아이 주식회사
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Abstract

본 발명에 따른 방전 디스플레이 패널의 구동 방법에서는, 제1 및 제2 프레임 유형들이 적어도 한 프레임 단위로 교호하게 사용된다. 제1 프레임 유형의 각각의 서브-필드는 제1 디스플레이 전극-라인 그룹에 대한 어드레싱 시간, 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간, 제2 디스플레이 전극-라인 그룹에 대한 어드레싱 시간, 및 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간을 순차적으로 포함한다. 제2 프레임 유형의 각각의 서브-필드는 제2 디스플레이 전극-라인 그룹에 대한 어드레싱 시간, 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간, 제1 디스플레이 전극-라인 그룹에 대한 어드레싱 시간, 및 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간을 순차적으로 포함한다.

Description

어드레스-디스플레이 혼합에 의한 방전 디스플레이 패널의 구동 방법{Method for driving discharge display panel by address-display mixing}
본 발명은, 방전 디스플레이 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 디스플레이 전극 라인쌍들이 나란하게 형성되고, 어드레스 전극 라인들이 디스플레이 전극 라인쌍들과 이격 및 교차되도록 형성되는 방전 디스플레이 패널에 대하여, 복수의 서브-필드들을 단위 프레임에 포함시켜서 시분할 구동에 의하여 계조 디스플레이를 수행하는 방전 디스플레이 패널의 구동 방법에 관한 것이다.
도 1은 통상적인 방전 디스플레이 패널 예를 들어, 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm )과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
디스플레이 전극 라인쌍들을 이루는 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y 1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Y nb)이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y 1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 기본적으로 적용되는 구동 방법에서는, 리셋(reset), 어드레스(address), 및 디스플레이-유지(display-sustain) 단계들이 단위 서브필드에서 순차적으로 수행된다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이-유지 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 형성된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 이 디스플레이-유지 단계에 있어서, 디스플레이-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(14) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(도 1의 16)이 여기되어 빛이 발생된다.
도 3을 참조하면, 도 1의 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, S X)을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 디스플레이 데이터 신호를 발생시키고, 발생된 디스플레이 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기와 같은 플라즈마 디스플레이 패널(1)의 구동 장치에 의하여 수행되는 통상적인 구동 방법들에 있어서, 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 들 수 있다(미국 특허 제5,541,618호 참조). 이 어드레스-디스플레이 분리 구동 방법에서는, 단위 프레임(frame)에 포함된 각 서브-필드(sub-field)에서 어드레싱 시간과 디스플레이-유지(display-sustain) 시간이 서로 분리되어 있다. 따라서, 어드레싱 시간에서 각 XY 전극 라인쌍의 디스플레이 셀들이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들의 디스플레이 셀들이 모두 어드레싱될 때까지 기다려야 한다. 이와 같이 어드레싱이 수행된 후의 대기 시간의 존재로 인하여 각 디스플레이 셀의 벽전하 상태가 흐트러져, 어드레싱 시간의 종료 시점에서 시작되는 디스플레이-유지 시간에서 디스플레이-유지 방전의 정확도가 떨어지는 문제점이 있다.
본 발명의 목적은, 방전 디스플레이 패널의 구동 방법에 있어서, 디스플레이 셀들이 어드레싱된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다리는 대기 시간을 줄임에 따라, 어드레싱 시간의 종료 시점에서 시작되는 디스플레이-유지 시간에서 디스플레이-유지 방전의 정확도를 높일 수 있는 방전 디스플레이 패널의 구동 방법을 제공하는 것이다.
본 발명의 또다른 목적은, 적어도 한 디스플레이 전극 라인쌍이 한 디스플레이 전극-라인 그룹에 포함되도록 디스플레이 전극 라인쌍들을 복수의 디스플레이 전극-라인 그룹들로 그룹화하여 구동하는 방전 디스플레이 패널의 구동 방법에 있어서, 상기 복수의 디스플레이 전극-라인 그룹들 사이의 디스플레이 균일성을 높일 수 있는 방전 디스플레이 패널의 구동 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명은, 디스플레이 전극 라인쌍들이 나란하게 형성되고, 어드레스 전극 라인들이 상기 디스플레이 전극 라인쌍들과 이격 및 교차되도록 형성되는 방전 디스플레이 패널에 대하여, 복수의 서브-필드들을 단위 프레임에 포함시켜서 시분할 구동에 의하여 계조 디스플레이를 수행하되, 적어도 한 디스플레이 전극 라인쌍이 한 디스플레이 전극-라인 그룹에 포함되도록 상기 디스플레이 전극 라인쌍들을 적어도 제1 및 제2 디스플레이 전극-라인 그룹들로 그룹화하여 구동하는 방전 디스플레이 패널의 구동 방법이다. 여기서, 제1 및 제2 프레임 유형들이 적어도 한 프레임 단위로 교호하게 사용된다. 상기 제1 프레임 유형의 각각의 서브-필드는 상기 제1 및 제2 디스플레이 전극-라인 그룹들의 모든 디스플레이 셀들의 전하 상태들이 균일해지는 리셋 시간, 상기 제1 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간, 상기 제2 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 및 상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간을 순차적으로 포함한다. 상기 제2 프레임 유형의 각각의 서브-필드는 상기 제1 및 제2 디스플레이 전극-라인 그룹들의 모든 디스플레이 셀들의 전하 상태들이 균일해지는 리셋 시간, 상기 제2 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간, 상기 제1 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 및 상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간을 순차적으로 포함한다.
상기 본 발명의 방전 디스플레이 패널의 구동 방법에 의하면, 상기 제1 프레임 유형의 각각의 서브-필드에서, 상기 제1 디스플레이 전극-라인 그룹에 대한 어드레싱의 수행이 완료된 후에 상기 제2 디스플레이 전극-라인 그룹에 대한 어드레싱보다 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 방전이 먼저 수행된다. 이와 마찬가지로, 상기 제2 프레임 유형의 각각의 서브-필드에서, 상기 제2 디스플레이 전극-라인 그룹에 대한 어드레싱의 수행이 완료된 후에 상기 제1 디스플레이 전극-라인 그룹에 대한 어드레싱보다 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 방전이 먼저 수행된다. 이에 따라, 각 XY 전극 라인쌍의 디스플레이 셀들이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들의 디스플레이 셀들이 모두 어드레싱될 때까지 기다리는 대기 시간이 짧아지므로, 어드레싱 시간의 종료 시점에서 시작되는 디스플레이-유지 시간에서 디스플레이-유지 방전의 정확도가 높아질 수 있다.
또한, 상기 제1 및 제2 프레임 유형들이 적어도 한 프레임 단위로 교호하게 사용되므로, 상기 제1 프레임 유형이 사용되는 프레임들에서 상기 제1 디스플레이 전극-라인 그룹의 디스플레이-유지 동작의 영향이 상기 제2 디스플레이 전극-라인 그룹의 어드레싱에 지속적으로 미치지 않고, 상기 제2 프레임 유형이 사용되는 프레임들에서 상기 제2 디스플레이 전극-라인 그룹의 디스플레이-유지 동작의 영향이 상기 제1 디스플레이 전극-라인 그룹의 어드레싱에 지속적으로 미치지 않는다. 이에 따라, 복수의 디스플레이 전극-라인 그룹들 사이의 디스플레이 균일성이 높아질 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 4는 본 발명의 일 실시예에 의한 어드레스-디스플레이 혼합(Address-Display Mixing) 구동 방법에 사용되는 제1 프레임 유형을 보여준다. 도 4에서 참조 부호들 SF1 내지 SF5는 단위 프레임 안에서 각각 할당된 서브-필드들을, YGOD는 홀수번째 Y 전극-라인들을 포함하는 제1 Y 전극-라인 그룹을, YGEV는 짝수번째 Y 전극-라인들을 포함하는 제2 Y 전극-라인 그룹을, R1 내지 R5는 리셋 시간들을, M1 내지 M5는 디스플레이-유지 시간(T2)이 어드레싱 시간들(T1,T3) 사이에 존재하는 혼합 시간들을, CS1 내지 CS5는 공통 디스플레이-유지 시간들을, 그리고 AS1 내지 AS5는 보정 디스플레이-유지 시간들을 각각 가리킨다.
도 1 및 4를 참조하면, 서브-필드들(SF1 내지 SF5) 각각은 리셋 시간(R1 내지 R5), 혼합 시간(M1 내지 M5), 공통 디스플레이-유지 시간(CS1 내지 CS5), 및 보정 디스플레이-유지 시간(AS1 내지 AS5)을 포함한다.
리셋 시간(R1 내지 R5)에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다.
혼합 시간(M1 내지 M5) 안의 제1 어드레싱 시간(T1)에서는, 제1 Y 전극-라인 그룹(YGOD)의 선택된 디스플레이 셀들에서 어드레스 방전이 수행됨에 의하여 소정의 벽전압이 생성된다. 이하, 선택된 디스플레이 셀들이라 함은 디스플레이-유지 방전을 수행하기 위하여 선택된 디스플레이 셀들을 의미한다. 혼합 시간(M1 내지 M5) 안의 디스플레이-유지 시간(T2)에서는, 어드레싱된 제1 Y 전극-라인 그룹(YGOD)을 구성하는 홀수번째 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써, 제1 어드레싱 시간(T1)에서 선택되어 소정의 벽전압이 형성된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 혼합 시간(M1 내지 M5) 안의 제2 어드레싱 시간(T3)에서는, 제2 Y 전극-라인 그룹(YGEV)의 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다.
제1 프레임 유형의 각각의 서브-필드의 혼합 시간(M1 내지 M5)에 있어서, 제1 Y 전극-라인 그룹(YGOD)에 대한 어드레싱의 수행이 완료된 후에 제2 Y 전극-라인 그룹(YGEV)에 대한 어드레싱보다 제1 Y 전극-라인 그룹(YGOD)에 대한 디스플레이-유지 방전이 먼저 수행된다. 이에 따라, 제1 Y 전극-라인 그룹(YGOD)의 디스플레이 셀들이 자신의 어드레싱이 수행된 후에 제2 Y 전극-라인 그룹(YGEV)의 디스플레이 셀들이 모두 어드레싱될 때까지 기다리는 대기 시간들이 짧아지므로, 제2 어드레싱 시간(T3)의 종료 시점에서 시작되는 공통 디스플레이-유지 시간(CS1 내지 CS5)에서 디스플레이-유지 방전의 정확도가 높아질 수 있다.
공통 디스플레이-유지 시간(CS1 내지 CS5)에 있어서, 자신의 서브-필드의 계조 가중값에 비례한 시간 동안에 제1 Y 전극-라인 그룹(YGOD) 및 제2 Y 전극-라인 그룹(YGEV)의 디스플레이 셀들중에서 선택된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다.
보정 디스플레이-유지 시간(AS1 내지 AS5)에 있어서, 제2 Y 전극-라인 그룹(YGEV)의 디스플레이 셀들중에서 선택된 디스플레이 셀들이 제1 Y 전극-라인 그룹(YGOD)에 대한 디스플레이-유지 시간(T2)과 동일한 시간 동안에 디스플레이-유지 방전을 일으킨다.
도 5는 도 4의 제1 서브-필드(SF1)에서 각 전극 라인들에 인가되는 구동 신호들의 전압 파형들을 보여준다. 도 5에서 참조 부호 SAR1..ABm은 어드레스 구동부(도 3의 63)로부터 어드레스 전극 라인들(도 1의 AR1 내지 ABm)에 인가되는 디스플레이 데이터 신호들을, SX1 내지 SXn은 X 구동부(도 3의 64)로부터 모든 X 전극 라인들(도 1의 X1, ..., Xn)에 인가되는 구동 신호를, SYGOD 및 S YGEV는 Y 구동부(도 3의 65)로부터 각 디스플레이 전극-라인 그룹에 인가되는 구동 신호들을, R1은 리셋 시간을, M1은 디스플레이-유지 시간(T2)이 어드레싱 시간들(T1,T3) 사이에 존재하는 혼합 시간을, CS1은 공통 디스플레이-유지 시간을, 그리고 AS1은 보정 디스플레이-유지 시간을 각각 가리킨다. 도 1, 4, 및 5를 참조하여, 도 4의 각 서브-필드의 동작 과정을 보다 상세히 살펴보면 다음과 같다.
먼저 리셋 시간(R1)의 동작 과정을 상세히 살펴보기로 한다.
리셋 시간(R1)의 제1 시간에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 접지 전압(VG)으로부터 제2 전압(VS)까지 지속적으로 상승된다. 여기서, 제2 디스플레이 전극 라인들로서의 Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 제3 전압으로서의 접지 전압(VG)이 인가된다. 이에 따라, 제1 디스플레이 전극 라인들로서의 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
리셋 시간(R1)의 벽전하 축적 시간으로서의 제2 시간에서는, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 제2 전압(V S)보다 제6 전압(VSET)만큼 더 높은 제1 전압(VSET+VS)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm )에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1 , ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm ) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 6 참조).
리셋 시간(R1)의 벽전하 배분 시간으로서의 제3 시간에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 부극성 전압(V SC)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 7 참조).
이에 따라, X 전극 라인들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y 1, ..., Yn)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압이 낮아질 수 있다.
혼합 시간(M1) 안의 제1 시간(T1)에서는 제1 Y 전극-라인 그룹(YGOD)에 대한 어드레싱 단계가 진행된다. 이를 위하여, 모든 X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, 부극성 전압(VSC)의 주사 전압이 제1 디스플레이 전극-라인 그룹(YGOD)을 구성하는 홀수번째 Y 전극 라인들에 순차적으로 인가됨과 동시에, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호들이 인가된다. 이에 따라, 제1 Y 전극-라인 그룹(YGOD)의 선택된 디스플레이 셀들에서 어드레스 방전이 수행됨에 의하여 소정의 벽전압이 생성된다. 보다 상세하게는, 선택된 디스플레이 셀들의 Y 전극 주위에 정극성 벽전위가 생성되고, 어드레스 전극 주위에 부극성 벽전위가 생성된다. 주사 전압이 인가되지 않는 동안에는 모든 Y 전극 라인들(Y1, ..., Yn)에 정극성의 바이어스 전압(VSC_H)이 인가된다.
혼합 시간(M1) 안의 제2 시간(T2)에서는 어드레싱이 완료된 제1 Y 전극-라인 그룹(YGOD)에 대한 디스플레이-유지 단계가 진행된다. 이를 위하여 제1 Y 전극-라인 그룹(YGOD)에 상응하는 X 전극 라인들과 Y 전극 라인들에 교류 전압이 인가된다. 보다 상세하게는, 제1 디스플레이 전극-라인 그룹을 구성하는 홀수번째 Y 전극 라인들과 X 전극 라인들에 제2 전압(VS)의 펄스가 교호하게 인가된다.
상기와 같은 구동 방법에 따라, 제3 시간(T3)에서는 제2 Y 전극-라인 그룹(YGEV)에 대한 어드레싱 단계가 진행된다.
제1 서브-필드(SF1)의 계조 가중값에 비례하도록 설정된 공통 디스플레이-유지 시간(CS1)에서는, 모든 디스플레이 전극-라인 그룹들에 대하여 디스플레이-유지 동작이 수행된다. 즉, 모든 XY 전극 라인쌍들(X1Y1 내지 XnYn )에 교류 전압이 인가된다.
보정 디스플레이-유지 시간(AS1)에서는, 제2 Y 전극-라인 그룹(YGEV)에 상응하는 XY 전극 라인쌍들에 대하여 혼합 시간(M1) 안의 제1 시간(T1)과 동일한 시간 동안에 교류 전압이 인가된다. 여기서, 제1 디스플레이 전극-라인 그룹(YGOD)의 Y 전극 라인들에 접지 전압(VG)만이 인가되므로, 제1 디스플레이 전극-라인 그룹(YGOD )에서 디스플레이-유지 방전이 일어나지 않는다.
도 8은 도 4의 제1 프레임 유형과 함께 사용되는 제2 프레임 유형을 보여준다. 도 8에서 참조 부호들 SF1 내지 SF5는 단위 프레임 안에서 각각 할당된 서브-필드들을, YGOD는 홀수번째 Y 전극-라인들을 포함하는 제1 Y 전극-라인 그룹을, YGEV는 짝수번째 Y 전극-라인들을 포함하는 제2 Y 전극-라인 그룹을, R1 내지 R5는 리셋 시간들을, M1 내지 M5는 디스플레이-유지 시간(T2)이 어드레싱 시간들(T1,T3) 사이에 존재하는 혼합 시간들을, CS1 내지 CS5는 공통 디스플레이-유지 시간들을, 그리고 AS1 내지 AS5는 보정 디스플레이-유지 시간들을 각각 가리킨다.
도 1 및 8을 참조하면, 서브-필드들(SF1 내지 SF5) 각각은 리셋 시간(R1 내지 R5), 혼합 시간(M1 내지 M5), 공통 디스플레이-유지 시간(CS1 내지 CS5), 및 보정 디스플레이-유지 시간(AS1 내지 AS5)을 포함한다.
리셋 시간(R1 내지 R5)에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다.
혼합 시간(M1 내지 M5) 안의 제1 어드레싱 시간(T1)에서는, 제2 Y 전극-라인 그룹(YGEV)의 선택된 디스플레이 셀들에서 어드레스 방전이 수행됨에 의하여 소정의 벽전압이 생성된다. 혼합 시간(M1 내지 M5) 안의 디스플레이-유지 시간(T2)에서는, 어드레싱된 제2 Y 전극-라인 그룹(YGEV)을 구성하는 짝수번째 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써, 제1 어드레싱 시간(T1)에서 선택되어 소정의 벽전압이 형성된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 혼합 시간(M1 내지 M5) 안의 제2 어드레싱 시간(T3)에서는, 제1 Y 전극-라인 그룹(YGOD)의 선택된 디스플레이 셀들에서 어드레스 방전이 수행됨에 의하여 소정의 벽전압이 생성된다.
제2 프레임 유형의 각각의 서브-필드의 혼합 시간(M1 내지 M5)에 있어서, 제2 Y 전극-라인 그룹(YGEV)에 대한 어드레싱의 수행이 완료된 후에 제1 Y 전극-라인 그룹(YGOD)에 대한 어드레싱보다 제2 Y 전극-라인 그룹(YGEV)에 대한 디스플레이-유지 방전이 먼저 수행된다. 이에 따라, 제2 Y 전극-라인 그룹(YGEV)의 디스플레이 셀들이 자신의 어드레싱이 수행된 후에 제2 Y 전극-라인 그룹(YGEV)의 디스플레이 셀들이 모두 어드레싱될 때까지 기다리는 대기 시간들이 짧아지므로, 제2 어드레싱 시간(T3)의 종료 시점에서 시작되는 공통 디스플레이-유지 시간(CS1 내지 CS5)에서 디스플레이-유지 방전의 정확도가 높아질 수 있다.
공통 디스플레이-유지 시간(CS1 내지 CS5)에 있어서, 자신의 서브-필드의 계조 가중값에 비례한 시간 동안에 제1 Y 전극-라인 그룹(YGOD) 및 제2 Y 전극-라인 그룹(YGEV)의 디스플레이 셀들중에서 선택된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다.
보정 디스플레이-유지 시간(AS1 내지 AS5)에 있어서, 제1 Y 전극-라인 그룹(YGOD)의 디스플레이 셀들중에서 선택된 디스플레이 셀들이 제2 Y 전극-라인 그룹(YGEV)에 대한 디스플레이-유지 시간(T2)과 동일한 시간 동안에 디스플레이-유지 방전을 일으킨다.
도 9는 도 8의 제1 서브-필드(SF1)에서 각 전극 라인들에 인가되는 구동 신호들의 전압 파형들을 보여준다. 도 5에서 참조 부호 SAR1..ABm은 어드레스 구동부(도 3의 63)로부터 어드레스 전극 라인들(도 1의 AR1 내지 ABm)에 인가되는 디스플레이 데이터 신호들을, SX1 내지 SXn은 X 구동부(도 3의 64)로부터 모든 X 전극 라인들(도 1의 X1, ..., Xn)에 인가되는 구동 신호를, SYGOD 및 S YGEV는 Y 구동부(도 3의 65)로부터 각 디스플레이 전극-라인 그룹에 인가되는 구동 신호들을, R1은 리셋 시간을, M1은 디스플레이-유지 시간(T2)이 어드레싱 시간들(T1,T3) 사이에 존재하는 혼합 시간을, CS1은 공통 디스플레이-유지 시간을, 그리고 AS1은 보정 디스플레이-유지 시간을 각각 가리킨다. 도 1, 8, 및 9를 참조하여, 도 8의 각 서브-필드의 동작 과정을 보다 상세히 살펴보면 다음과 같다.
리셋 시간(R1)의 동작 과정에 대한 설명은 상기 제1 프레임 유형에서 설명된 바와 같으므로 생략된다.
혼합 시간(M1) 안의 제1 시간(T1)에서는 제2 Y 전극-라인 그룹(YGEV)에 대한 어드레싱 단계가 진행된다. 이를 위하여, 모든 X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, 부극성 전압(VSC)의 주사 전압이 제2 디스플레이 전극-라인 그룹(YGEV)을 구성하는 짝수번째 Y 전극 라인들에 순차적으로 인가됨과 동시에, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호들이 인가된다. 이에 따라, 제2 Y 전극-라인 그룹(YGEV)의 선택된 디스플레이 셀들에서 어드레스 방전이 수행됨에 의하여 소정의 벽전압이 생성된다. 보다 상세하게는, 선택된 디스플레이 셀들의 Y 전극 주위에 정극성 벽전위가 생성되고, 어드레스 전극 주위에 부극성 벽전위가 생성된다. 주사 전압이 인가되지 않는 동안에는 모든 Y 전극 라인들(Y1, ..., Yn)에 정극성의 바이어스 전압(VSC_H)이 인가된다.
혼합 시간(M1) 안의 제2 시간(T2)에서는 어드레싱이 완료된 제2 Y 전극-라인 그룹(YGEV)에 대한 디스플레이-유지 단계가 진행된다. 이를 위하여 제2 Y 전극-라인 그룹(YGEV)에 상응하는 X 전극 라인들과 Y 전극 라인들에 교류 전압이 인가된다. 보다 상세하게는, 제2 디스플레이 전극-라인 그룹을 구성하는 짝수번째 Y 전극 라인들과 X 전극 라인들에 제2 전압(VS)의 펄스가 교호하게 인가된다.
상기와 같은 구동 방법에 따라, 제3 시간(T3)에서는 제1 Y 전극-라인 그룹(YGOV)에 대한 어드레싱 단계가 진행된다.
제1 서브-필드(SF1)의 계조 가중값에 비례하도록 설정된 공통 디스플레이-유지 시간(CS1)에서는, 모든 디스플레이 전극-라인 그룹들에 대하여 디스플레이-유지 동작이 수행된다. 즉, 모든 XY 전극 라인쌍들(X1Y1 내지 XnYn )에 교류 전압이 인가된다.
보정 디스플레이-유지 시간(AS1)에서는, 제1 Y 전극-라인 그룹(YGOD)에 상응하는 XY 전극 라인쌍들에 대하여 혼합 시간(M1) 안의 제1 시간(T1)과 동일한 시간 동안에 교류 전압이 인가된다. 여기서, 제2 디스플레이 전극-라인 그룹(YGEV)의 Y 전극 라인들에 접지 전압(VG)만이 인가되므로, 제2 디스플레이 전극-라인 그룹(YGEV )에서 디스플레이-유지 방전이 일어나지 않는다.
이상 상세히 설명된 제1 및 제2 프레임 유형들은 적어도 한 프레임 단위로 교호하게 사용된다. 예를 들어, 상기 제1 및 제2 프레임 유형들이 한 프레임 단위로 교호하게 사용되는 경우, 도 4의 제1 프레임 유형이 홀수번째 프레임들에서 사용되고, 도 8의 제2 프레임 유형이 짝수번째 프레임들에서 사용된다. 또 다른 예로서, 상기 제1 및 제2 프레임 유형들이 두 프레임들 단위로 교호하게 사용되는 경우, 도 4의 제1 프레임 유형이 제i(i는 1을 포함한 4의 배수) 및 제i+1 프레임들에서 사용되고, 도 8의 제2 프레임 유형이 제i+2 및 제i+3 프레임들에서 사용된다. 이와 같이 상기 제1 및 제2 프레임 유형들이 적어도 한 프레임 단위로 교호하게 사용되므로, 상기 제1 프레임 유형이 사용되는 프레임들에서 제1 디스플레이 전극-라인 그룹의 디스플레이-유지 동작의 영향이 제2 디스플레이 전극-라인 그룹의 어드레싱에 지속적으로 미치지 않고, 상기 제2 프레임 유형이 사용되는 프레임들에서 제2 디스플레이 전극-라인 그룹의 디스플레이-유지 동작의 영향이 제1 디스플레이 전극-라인 그룹의 어드레싱에 지속적으로 미치지 않는다. 이에 따라, 복수의 디스플레이 전극-라인 그룹들 사이의 디스플레이 균일성이 높아질 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 방전 디스플레이 패널의 구동 방법에 의하면, 상기 제1 프레임 유형의 각각의 서브-필드에서, 제1 디스플레이 전극-라인 그룹에 대한 어드레싱의 수행이 완료된 후에 제2 디스플레이 전극-라인 그룹에 대한 어드레싱보다 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 방전이 먼저 수행된다. 이와 마찬가지로, 상기 제2 프레임 유형의 각각의 서브-필드에서, 제2 디스플레이 전극-라인 그룹에 대한 어드레싱의 수행이 완료된 후에 제1 디스플레이 전극-라인 그룹에 대한 어드레싱보다 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 방전이 먼저 수행된다. 이에 따라, 각 XY 전극 라인쌍의 디스플레이 셀들이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들의 디스플레이 셀들이 모두 어드레싱될 때까지 기다리는 대기 시간이 짧아지므로, 어드레싱 시간의 종료 시점에서 시작되는 디스플레이-유지 시간에서 디스플레이-유지 방전의 정확도가 높아질 수 있다.
또한, 상기 제1 및 제2 프레임 유형들이 적어도 한 프레임 단위로 교호하게 사용되므로, 상기 제1 프레임 유형이 사용되는 프레임들에서 제1 디스플레이 전극-라인 그룹의 디스플레이-유지 동작의 영향이 제2 디스플레이 전극-라인 그룹의 어드레싱에 지속적으로 미치지 않고, 상기 제2 프레임 유형이 사용되는 프레임들에서 제2 디스플레이 전극-라인 그룹의 디스플레이-유지 동작의 영향이 제1 디스플레이 전극-라인 그룹의 어드레싱에 지속적으로 미치지 않는다. 이에 따라, 복수의 디스플레이 전극-라인 그룹들 사이의 디스플레이 균일성이 높아질 수 있다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 의한 어드레스-디스플레이 혼합(Address-Display Mixing) 구동 방법에 사용되는 제1 프레임 유형을 보여주는 타이밍도이다.
도 5는 도 4의 제1 서브-필드에서 각 전극 라인들에 인가되는 구동 신호들의 전압 파형들을 보여주는 타이밍도이다.
도 6은 도 5의 리셋 시간에서 Y 전극 라인들에 점진적인 상승 전압이 인가된 직후 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 7은 도 5의 리셋 시간의 종료 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 8은 도 4의 제1 프레임 유형과 함께 사용되는 제2 프레임 유형을 보여주는 타이밍도이다.
도 9는 도 8의 제1 서브-필드에서 각 전극 라인들에 인가되는 구동 신호들의 전압 파형들을 보여주는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인들, Y1, ..., Yn...Y 전극 라인들,
AR1, ..., ABm...어드레스 전극 라인들, Xna, Yna...투명 전극 라인들,
Xnb, Ynb...금속 전극 라인들, SF1, ...SF5...서브-필드,
SY1, ..., SY123...Y 전극 구동 신호들, 62...논리 제어부,
SX1, ..., SXn...X 전극 구동 신호들, 63..어드레스 구동부,
SAR1..ABm...디스플레이 데이터 신호들, 64...X 구동부,
65...Y 구동부, 66...영상 처리부.

Claims (17)

  1. 디스플레이 전극 라인쌍들이 나란하게 형성되고, 어드레스 전극 라인들이 상기 디스플레이 전극 라인쌍들과 이격 및 교차되도록 형성되는 방전 디스플레이 패널에 대하여, 복수의 서브-필드들을 단위 프레임에 포함시켜서 시분할 구동에 의하여 계조 디스플레이를 수행하되, 적어도 한 디스플레이 전극 라인쌍이 한 디스플레이 전극-라인 그룹에 포함되도록 상기 디스플레이 전극 라인쌍들을 적어도 제1 및 제2 디스플레이 전극-라인 그룹들로 그룹화하여 구동하는 방전 디스플레이 패널의 구동 방법에 있어서,
    제1 및 제2 프레임 유형들이 적어도 한 프레임 단위로 교호하게 사용되되,
    상기 제1 프레임 유형의 각각의 서브-필드가,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들의 모든 디스플레이 셀들의 전하 상태들이 균일해지는 리셋 시간, 상기 제1 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간, 상기 제2 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 및 상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간을 순차적으로 포함하고,
    상기 제2 프레임 유형의 각각의 서브-필드가,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들의 모든 디스플레이 셀들의 전하 상태들이 균일해지는 리셋 시간, 상기 제2 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간, 상기 제1 디스플레이 전극-라인 그룹의 선택된 디스플레이 셀들에서 어드레스 방전이 수행되는 어드레싱 시간, 및 상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간을 순차적으로 포함하는 방전 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서, 상기 제1 디스플레이 전극-라인 그룹에 대한 어드레싱 시간에서,
    상기 제1 디스플레이 전극-라인 그룹의 디스플레이 셀들중에서 선택된 디스플레이 셀들에 소정의 벽전압이 생성되는 방전 디스플레이 패널의 구동 방법.
  3. 제2항에 있어서, 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간에서,
    상기 제1 디스플레이 전극-라인 그룹의 디스플레이 셀들중 상기 선택된 디스플레이 셀들에서 디스플레이-유지 방전이 일어나는 방전 디스플레이 패널의 구동 방법.
  4. 제3항에 있어서, 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간에서,
    상기 제1 디스플레이 전극-라인 그룹의 디스플레이 셀들에 교류 전압이 인가되는 방전 디스플레이 패널의 구동 방법.
  5. 제1항에 있어서, 상기 제2 디스플레이 전극-라인 그룹에 대한 어드레싱 시간에서,
    상기 제2 디스플레이 전극-라인 그룹의 디스플레이 셀들중에서 선택된 디스플레이 셀들에 소정의 벽전압이 생성되는 방전 디스플레이 패널의 구동 방법.
  6. 제5항에 있어서, 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간에서,
    상기 제2 디스플레이 전극-라인 그룹의 디스플레이 셀들중 상기 선택된 디스플레이 셀들에서 디스플레이-유지 방전이 일어나는 방전 디스플레이 패널의 구동 방법.
  7. 제6항에 있어서, 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간에서,
    상기 제2 디스플레이 전극-라인 그룹의 디스플레이 셀들에 교류 전압이 인가되는 방전 디스플레이 패널의 구동 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간에서,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들의 디스플레이 셀들중 선택된 디스플레이 셀들에서 디스플레이-유지 방전이 일어나는 방전 디스플레이 패널의 구동 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간에서,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들의 디스플레이 셀들에 교류 전압이 인가되는 방전 디스플레이 패널의 구동 방법.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서, 상기 제1 프레임 유형의 각각의 서브-필드가,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간이 종료되면, 자신의 서브-필드의 계조 가중값에 비례한 시간 동안에 상기 제1 및 제2 디스플레이 전극-라인 그룹들의 디스플레이 셀들중에서 상기 선택된 디스플레이 셀들이 디스플레이-유지 방전을 일으키는 공통 디스플레이-유지 시간을 더 포함한 방전 디스플레이 패널의 구동 방법.
  13. 제12항에 있어서, 상기 제1 프레임 유형의 각각의 서브-필드가,
    상기 공통 디스플레이-유지 시간이 종료되면, 상기 제2 디스플레이 전극-라인 그룹의 디스플레이 셀들중에서 상기 선택된 디스플레이 셀들이 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간과 동일한 시간 동안에 디스플레이-유지 방전을 일으키는 보정 디스플레이-유지 시간을 더 포함한 방전 디스플레이 패널의 구동 방법.
  14. 제1항에 있어서, 상기 제2 프레임 유형의 각각의 서브-필드가,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간이 종료되면, 자신의 서브-필드의 계조 가중값에 비례한 시간 동안에 상기 제1 및 제2 디스플레이 전극-라인 그룹들의 디스플레이 셀들중에서 상기 선택된 디스플레이 셀들이 디스플레이-유지 방전을 일으키는 공통 디스플레이-유지 시간을 더 포함한 방전 디스플레이 패널의 구동 방법.
  15. 제14항에 있어서, 상기 제2 프레임 유형의 각각의 서브-필드가,
    상기 공통 디스플레이-유지 시간이 종료되면, 상기 제1 디스플레이 전극-라인 그룹의 디스플레이 셀들중에서 상기 선택된 디스플레이 셀들이 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간과 동일한 시간 동안에 디스플레이-유지 방전을 일으키는 보정 디스플레이-유지 시간을 더 포함한 방전 디스플레이 패널의 구동 방법.
  16. 제1항에 있어서, 상기 제1 프레임 유형의 각각의 서브-필드가,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간이 종료되면, 상기 제2 디스플레이 전극-라인 그룹의 디스플레이 셀들중에서 선택된 디스플레이 셀들이 상기 제1 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간과 동일한 시간 동안에 디스플레이-유지 방전을 일으키는 보정 디스플레이-유지 시간을 더 포함한 방전 디스플레이 패널의 구동 방법.
  17. 제1항에 있어서, 상기 제2 프레임 유형의 각각의 서브-필드가,
    상기 제1 및 제2 디스플레이 전극-라인 그룹들에 대한 디스플레이-유지 시간이 종료되면, 상기 제1 디스플레이 전극-라인 그룹의 디스플레이 셀들중에서 선택된 디스플레이 셀들이 상기 제2 디스플레이 전극-라인 그룹에 대한 디스플레이-유지 시간과 동일한 시간 동안에 디스플레이-유지 방전을 일으키는 보정 디스플레이-유지 시간을 더 포함한 방전 디스플레이 패널의 구동 방법.
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