[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100501314B1 - Flat panel display device - Google Patents

Flat panel display device Download PDF

Info

Publication number
KR100501314B1
KR100501314B1 KR10-2003-0037245A KR20030037245A KR100501314B1 KR 100501314 B1 KR100501314 B1 KR 100501314B1 KR 20030037245 A KR20030037245 A KR 20030037245A KR 100501314 B1 KR100501314 B1 KR 100501314B1
Authority
KR
South Korea
Prior art keywords
thin film
active channel
grain boundaries
channel region
film transistor
Prior art date
Application number
KR10-2003-0037245A
Other languages
Korean (ko)
Other versions
KR20040106059A (en
Inventor
박지용
이을호
구재본
박혜향
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR10-2003-0037245A priority Critical patent/KR100501314B1/en
Priority to CNB2004100050257A priority patent/CN1324540C/en
Priority to US10/779,781 priority patent/US7297980B2/en
Publication of KR20040106059A publication Critical patent/KR20040106059A/en
Application granted granted Critical
Publication of KR100501314B1 publication Critical patent/KR100501314B1/en
Priority to US11/942,460 priority patent/US8049220B2/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 액티브 매트릭스형 평판 표시 장치에 관한 것으로, 녹색, 적색 및 청색 화소 영역을 구비하고 있으며, 동일한 액티브 채널 길이 및 폭을 갖는 상기 화소를 구동하는 구동 박막 트랜지스터를 구비하고 있으며, 상기 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 다결정 실리콘의 결정립 경계의 수가 각 화소마다 서로 다른 것을 특징으로 하는 평판 표시 장치를 제공함으로써 화소를 구동하는 구도 박막 트랜지스터의 액티브 채널 영역의 폭이나 크기를 변경하지 않고 구동전압을 변경하지 않으면서 동일 크기의 액티브 채널 영역을 가지고도 화이트 밸런스를 맞출 수 있고, 부화소별로 적정한 전류를 공급하므로 적정 휘도를 얻을 수 있고, 수명 열화를 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix flat panel display, comprising green, red, and blue pixel regions, including a driving thin film transistor for driving the pixels having the same active channel length and width, and the driving thin film transistor. The number of grain boundaries of the polycrystalline silicon included in the active channel region of the pixel is different for each pixel, thereby providing a flat panel display device for driving the pixels without changing the width or size of the active channel region of the composition thin film transistor. It is possible to achieve white balance even with an active channel region of the same size without changing, and to obtain an appropriate luminance by supplying an appropriate current for each subpixel, and to prevent deterioration of life.

Description

평판 표시 장치{FLAT PANEL DISPLAY DEVICE}Flat Panel Display {FLAT PANEL DISPLAY DEVICE}

[산업상 이용분야][Industrial use]

본 발명은 액티브 매트릭스형 평판 표시 장치에 관한 것으로, 더욱 상세하게는 다결정 실리콘을 액티브 채널 영역으로 형성하고, 각 부화소별로 그 방향을 달리한 박막 트랜지스터를 구비한 액티브 매트릭스형 평판 표시 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix flat panel display, and more particularly, to an active matrix flat panel display having polysilicon as an active channel region and including thin film transistors having different directions for each subpixel. .

[종래 기술] [Prior art]

최근, 자발광형인 EL 소자를 사용하는 EL 표시 장치가 CRT 및 LCD를 대체하는 표시장치로 주목받고 있다.Recently, an EL display device using a self-luminous EL element has attracted attention as a display device replacing CRTs and LCDs.

또한, EL 소자를 구동하는 스위칭 소자로써 TFT를 구비한 표시 장치도 연구 개발되고 있다. In addition, a display device having a TFT as a switching element for driving the EL element has also been researched and developed.

이러한 평판 표시 장치에 있어 스위칭 소자나 화소의 구동소자로 사용되는데, 능동 구동 방식의 액티브 매트릭스(AM)형 유기 전계 발광 표시 장치는 각 부화소(sub-pixel)당 적어도 2개의 박막 트랜지스터(이하, TFT라 함)을 구비한다. In such a flat panel display device, it is used as a switching element or a driving device of a pixel. An active matrix active matrix (AM) type organic light emitting display device includes at least two thin film transistors (sub-pixel) for each sub-pixel. TFT).

상기 유기 전계 발광 소자는 애노드 전극과 캐소드 전극 사이에 유기물로 이루어진 발광층을 갖는다. 이 유기 전계 발광 소자는 이들 전극들에 양극 및 음극 전압이 각각 인가됨에 따라 애노드 전극으로부터 주입된 정공(hole)이 정공 수송층을 경유하여 발광층으로 이동되고, 전자는 캐소드 전극으로부터 전자 수송층을 경유하여 발광층으로 주입되어, 이 발광층에서 전자와 홀이 재결합하여 여기자(exiton)를 생성하고, 이 여기자가 여기 상태에서 기저 상태로 변화됨에 따라 발광층의 발광물질이 발광함으로써 화상을 형성한다. 풀컬러 유기 전계 발광 표시 장치의 경우에는 상기 유기 전계 발광 소자로서, 적(R), 녹(G), 청(B)의 삼색을 발광하는 화소를 구비하도록 함으로써 풀컬러를 구현한다. The organic electroluminescent device has a light emitting layer made of an organic material between an anode electrode and a cathode electrode. In this organic electroluminescent device, as the anode and cathode voltages are applied to these electrodes, holes injected from the anode are moved to the light emitting layer via the hole transport layer, and electrons are transferred from the cathode electrode via the electron transport layer to the light emitting layer. Electrons and holes recombine in this light emitting layer to generate excitons, and as the excitons change from the excited state to the ground state, the light emitting material of the light emitting layer emits light to form an image. In the case of a full color organic light emitting display device, as the organic light emitting device, a full color is realized by including pixels emitting three colors of red (R), green (G), and blue (B).

그런데, 상기와 같은 유기 전계 발광 표시 장치에 있어서, 각 색채를 발광하는 적, 녹, 청 각 발광층의 발광효율(Cd/A)이 색채별로 서로 다르다. 또한, 이러한 발광층의 휘도는 각 부화소에 인가되는 전류치에 대략 비례하기 때문에, 동일한 전류를 인가하였을 경우 어떤 색은 휘도가 낮고, 어떤 색은 휘도가 높아 적정도의 색 밸런스 또는 화이트 밸런스(white balance)를 얻기 어렵다.However, in the organic light emitting display device as described above, the light emission efficiency (Cd / A) of the red, green, and blue light emitting layers emitting the respective colors is different for each of the colors. In addition, since the luminance of the light emitting layer is approximately proportional to the current value applied to each subpixel, when the same current is applied, some colors have low luminance, and some colors have high luminance, so that the appropriate color balance or white balance is obtained. Difficult to obtain).

예컨대, 녹색 발광층의 발광 효율이 적색 발광층 및 청색 발광층에 비해 3 내지 6배 높기 때문에 화이트 밸런스를 맞추기 위해서는 적색 및 청색 발광층에 그만큼 더 많은 전류를 흘려주어야 한다. For example, since the luminous efficiency of the green light emitting layer is 3 to 6 times higher than that of the red light emitting layer and the blue light emitting layer, more current needs to flow through the red and blue light emitting layers to achieve white balance.

한편, 화이트 밸런스를 맞추기 위한 종래의 방법으로는, 일본 특허 특개평5-107561호에는 구동라인을 통해 공급되는 전압, 즉 Vdd 값을 각 화소별로 다르게 인가하는 방법이 개시되어 있다. On the other hand, as a conventional method for adjusting the white balance, Japanese Patent Laid-Open No. Hei 5-107561 discloses a method of differently applying a voltage supplied through a drive line, that is, a Vdd value for each pixel.

또한, 일본 특허 공개 공보 제2001-109399호에는 구동 TFT의 크기를 조절함으로써 화이트 밸런스를 맞추는 방법이 개시되어 있다. 즉, 구동 TFT의 채널 영역의 채널 폭을 W라 하고, 채널 길이를 L이라 할 때, W/L의 값을 적, 녹, 청색의 각 화소별로 다르게 설계하여 적, 녹, 청색의 각 유기 전계 발광 소자에 흐르는 전류 양을 조절하는 것이다. In addition, Japanese Patent Laid-Open No. 2001-109399 discloses a method of adjusting the white balance by adjusting the size of the driving TFT. That is, when the channel width of the channel region of the driving TFT is W and the channel length is L, the W / L value is designed differently for each pixel of red, green, and blue, and each organic field of red, green, and blue is designed. The amount of current flowing through the light emitting device is controlled.

일본 특허 공개 공보 제2001-290441호에는 각 화소를 다른 크기로 형성함으로써 화이트 밸런스를 맞추는 방법이 개시되어 있다. 즉, 발광 효율이 가장 높은 녹색 발광 영역의 발광 면적을 적색 및 청색 발광 영역의 발광 면적에 비해 가장 작게 형성하여 화이트 밸런스와 장수명화를 도모하는 것이다. 이러한 발광 면적의 차이는 애노드 전극의 면적으로서 가능하게 할 수 있다. Japanese Laid-Open Patent Publication No. 2001-290441 discloses a method of matching white balance by forming each pixel in a different size. In other words, the white light emitting area of the green light emitting area having the highest luminous efficiency is formed smaller than the light emitting areas of the red and blue light emitting areas to achieve white balance and long life. This difference in light emitting area can be made possible as the area of the anode electrode.

이 밖에도 데이터 라인을 통해 인가되는 전압 범위를 적, 녹, 청색 각 화소별로 달리하여 전류량을 제어함으로써 휘도를 조절하는 방법이 알려져 있다. In addition, a method of controlling luminance by controlling a current amount by varying a voltage range applied through a data line for each pixel of red, green, and blue is known.

그런데, 상기와 같은 방법은 다결정 실리콘을 사용하는 평판 디스플레이 장치의 TFT에 있어서, 그 결정 구조를 고려하지 않은 것이다. 즉, TFT 액티브 채널 영역 내에 포함되는 다결정 실리콘의 결정 상태를 고려할 때에 다결정 실리콘의 결정 상태에 따라 전류 이동도가 달라질 수 있으며, 이 경우 상기와 같은 방법들에 의해서도 화이트 밸런스를 맞출 수 없는 문제가 발생할 수 있다. By the way, the above-described method does not consider the crystal structure of the TFT of the flat panel display device using polycrystalline silicon. That is, when considering the crystal state of the polycrystalline silicon included in the TFT active channel region, the current mobility may vary according to the crystal state of the polycrystalline silicon, and in this case, a problem in which white balance cannot be achieved by the above methods may occur. Can be.

한편, 유기 전계 발광 소자에 있어서는 각 부화소당 유기 전계 발광 소자에 흐르는 전류량이 한계치를 초과하게 되면, 한계치 이상의 전류량에 의해 단위 면적 당 휘도가 크게 증가하고, 이에 따라 유기 전계 발광 소자의 수명이 급격히 감소하게 된다. 따라서, 소자의 수명을 위해서도 각 부화소당 최적의 전류량을 공급해야 할 필요성이 있다. On the other hand, in the organic electroluminescent element, when the amount of current flowing through the organic electroluminescent element per subpixel exceeds the limit value, the luminance per unit area is greatly increased by the amount of current exceeding the limit value, and thus the life of the organic electroluminescent element is drastically reduced. Done. Therefore, there is a need to supply an optimum amount of current per subpixel for the lifetime of the device.

본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 구동 TFT의 액티브 채널의 크기를 변경하지 않고, 동일 구동전압을 가한 상태에서도 화이트 밸런스를 맞출 수 있는 평판 표시 장치를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the problems described above, and an object of the present invention is to provide a flat panel display that can achieve white balance even under the same driving voltage without changing the size of the active channel of the driving TFT. To provide.

또한, 본 발명의 다른 목적은 각 부화소에 최적의 전류를 공급함으로서 적정한 휘도를 얻고, 수명을 단축시키지 않는 평판 표시 장치를 제공하는 것이다. Further, another object of the present invention is to provide a flat panel display device which obtains an appropriate luminance by supplying an optimum current to each subpixel and does not shorten the lifespan.

본 발명은 상기한 목적을 달성하기 위하여, 본 발명은 The present invention to achieve the above object, the present invention

동일한 채널 길이 및 폭을 갖는 화소 전극을 구동하는 구동 박막 트랜지스터를 구비하고 있으며, 상기 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 다결정 실리콘의 프라이머리 결정립 경계의 수가 각 화소마다 서로 다른 것을 특징으로 하는 평판 표시 장치를 제공한다. And a driving thin film transistor for driving pixel electrodes having the same channel length and width, wherein the number of primary grain boundaries of polycrystalline silicon included in the active channel region of the driving thin film transistor is different for each pixel. Provided is a display device.

이하, 본 발명을 첨부한 도면을 참조하여 더욱 상세히 설명한다.Hereinafter, with reference to the accompanying drawings of the present invention will be described in more detail.

도 1은 본 발명에 따른 평판 표시 장치 중 그 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 소자의 박막 트랜지스터의 액티브 영역의 구조를 설명하기 위한 평면도이다. 도 1에서 볼 때, 상기 유기 전계 발광 소자의 각 화소들은 적색(R), 녹색(G) 및 청색(B)의 부화소들이 종방향(도 1에서 상하방향)으로 반복하여 배치되도록 구비되어 있다. 그러나, 이러한 화소들의 구성은 반드시 이에 한정되는 것은 아니며, 각 색상의 부화소들이 모자이크상, 격자상 등 다양한 패턴으로 배열되어 화소를 구성할 수 있다. 1 is a plan view illustrating a structure of an active region of a thin film transistor of an active matrix organic electroluminescent device according to a preferred embodiment of the flat panel display according to the present invention. As shown in FIG. 1, each pixel of the organic EL device is provided such that subpixels of red (R), green (G), and blue (B) are repeatedly arranged in the longitudinal direction (up and down direction in FIG. 1). . However, the configuration of the pixels is not necessarily limited thereto, and the subpixels of each color may be arranged in various patterns such as a mosaic or a grid to form the pixels.

이러한 유기 전계 발광 소자는 복수개의 게이트 라인(51)이 횡방향(도 1에서 좌우 방향)으로 배설되고, 복수개의 데이터 라인(52)이 종방향으로 배설되어 있다. 그리고, 전력을 공급하기 위한 구동 라인(53)이 역시 종방향으로 배설되어 있다. 이들 게이트 라인(51), 데이터 라인(52) 및 구동 라인(53)은 하나의 부화소를 둘러싸도록 구비된다. In such an organic electroluminescent device, a plurality of gate lines 51 are disposed in the lateral direction (left and right directions in FIG. 1), and a plurality of data lines 52 are disposed in the longitudinal direction. In addition, a drive line 53 for supplying electric power is also arranged in the longitudinal direction. These gate lines 51, data lines 52, and drive lines 53 are provided to surround one subpixel.

한편, 상기와 같은 구성에 있어서, 적색(R), 녹색(G) 및 청색(B) 화소들의 각 부화소들은 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 적어도 2개의 박막 트랜지스터를 구비하고 있는데, 상기 제 1 TFT는 게이트 라인(51)의 신호에 따라 소자의 동작을 제어하는 스위칭 TFT가 되고, 상기 제 2 TFT는 소자를 구동하는 구동 TFT가 될 수 있다. 물론 이러한 TFT의 수와 배치는 디스플레이의 특성 및 구동 방법 등에 따라 다양한 수가 존재할 수 있으며, 그 배치 방법도 다양하게 존재할 수 있음은 물론이다. Meanwhile, in the above configuration, each of the subpixels of the red (R), green (G), and blue (B) pixels includes at least two thin film transistors of the first thin film transistor and the second thin film transistor. The first TFT may be a switching TFT for controlling the operation of the device according to the signal of the gate line 51, and the second TFT may be a driving TFT for driving the device. Of course, the number and arrangement of the TFTs may vary depending on the characteristics of the display, the driving method, and the like, and the arrangement may also exist in various ways.

전술한 바와 같이, 유기 전계 발광 표시 장치에 있어서는 적, 녹, 청색의 각 화소가 그 발광층의 발광 효율이 차이가 남으로 인하여 휘도에 차이가 나고, 이에 따라 동일 전류값에 대해서는 화이트 밸런스를 맞출 수가 없다. 표 1에는 현재 유기 전계 발광 표시 장치에서 일반적으로 널리 사용되는 적, 녹, 청색의 유기 발광층의 효율과 화이트 밸런스를 만족하기 위해 적, 녹, 청색의 각 부화소에 흘려주어야 할 전류값을 나타내었다.As described above, in the organic electroluminescent display, the red, green, and blue pixels differ in luminance due to the difference in the luminous efficiency of the light emitting layer, so that white balance can not be adjusted for the same current value. none. Table 1 shows the current values to be applied to each of the red, green, and blue sub-pixels in order to satisfy the efficiency and white balance of the red, green, and blue organic light emitting layers commonly used in the organic light emitting display. .

적색Red 녹색green 청색blue 효율(Cd/A)Efficiency (Cd / A) 6.726.72 23.3723.37 4.214.21 표시 화소 전류(㎂)Display pixel current 0.2760.276 0.0790.079 0.2300.230 표시 화소 전류비Display pixel current ratio 3.53.5 1One 2.92.9

위의 표 1에서 볼 수 있는 바와 같이, 화이트 밸런스를 맞추기 위하여 흘러야 하는 전류 값은 녹색 부화소가 가장 작고, 청색 부화소가 그 다음이며, 적색 부화소가 가장 많은 전류가 흘러야 함을 알 수 있다. As can be seen in Table 1 above, the current value that must flow in order to achieve the white balance is the smallest green sub-pixel, the next blue sub-pixel, the most red current should flow. .

한편, 본 발명에서는 트랜지스터를 형성하는 반도체 층으로 다결정 실리콘을 사용한다. 따라서, 본 발명에서는 구동 박막 트랜지스터로 사용되는 제 2 TFT의 액티브 채널 영역을 적, 녹, 청색의 각 표시 화소별로 동일한 액티브 채널 영역의 크기 내에 프라이머리 결정립 경계의 수가 서로 다르게 포함되도록 함으로써 동일한 구동 전압에 대해서도 화이트 밸런스를 맞출 수 있도록 할 수 있다. In the present invention, polycrystalline silicon is used as the semiconductor layer for forming the transistor. Accordingly, in the present invention, the same driving voltage is achieved by including the number of primary grain boundaries differently in the size of the same active channel region for each of the red, green, and blue display pixels in the active channel region of the second TFT used as the driving thin film transistor. White balance can also be achieved.

도 2는 다결정 실리콘 상에 박막 트랜지스터가 배치되어 있는 구조를 나타내는 도면이다.2 is a view showing a structure in which a thin film transistor is disposed on polycrystalline silicon.

도 2에서 알 수 있는 바와 같이, 다결정 실리콘 박막은 비정질 실리콘 박막을 공지의 SLS(Sequential Lateral Solidification)에 의해 결정화한 것이나, 상기와 같은 결정 구조는 반드시 SLS 법에 의해 형성된 결정 구조에 한정되는 것은 아니며, 다결정 실리콘 박막의 결정 구조가 도 2와 같은 구조라면 어떠한 결정화 방법이라도 적용할 수 있고, 바람직하게는 레이저에 의한 결정화법이 사용될 수 있다. As can be seen in FIG. 2, the polycrystalline silicon thin film is a crystallized amorphous silicon thin film by a known sequential lateral solidification (SLS), but the above crystal structure is not necessarily limited to the crystal structure formed by the SLS method. If the crystal structure of the polycrystalline silicon thin film is the structure shown in Fig. 2, any crystallization method can be applied, and preferably, a crystallization method by laser can be used.

상기 SLS 법은 실리콘의 결정립이 액상과 고상의 경계면에서 그 경계면에 대하여 수직한 방향으로 성장한다는 사실을 이용한 것으로, 마스크를 이용하여 레이저빔을 투과시켜 비정질 실리콘의 일부를 용융시키고, 이 용융된 실리콘의 부분과 용융되지 않은 실리콘의 부분의 경계로부터 용융된 실리콘의 부분으로 결정 성장이 이루어지도록 함으로써 결정을 형성하는 것이다. The SLS method takes advantage of the fact that the grains of silicon grow in a direction perpendicular to the interface at the interface between the liquid and solid phase, and transmit a laser beam using a mask to melt a portion of the amorphous silicon, and the molten silicon Crystals are formed by allowing crystal growth to occur from the boundary between the portion of and the portion of the unmelted silicon to the portion of the molten silicon.

이러한 SLS 법에 의해 형성된 결정 구조는 도 2에서 볼 수 있는 바와 같이, 서로 소정 간격 이격된 복수개의 프라이머리 결정립 경계와 이 프라이머리 결정립 경계의 사이에 프라이머리 결정립 경계에 대략 수직한 방향으로 연장된 세컨더리 결정립 경계로 되어 있다. 상기 프라이머리 결정립 경계는 결정 입자의 성장 방향과 수직한 방향으로 형성된 것으로 결정 성장이 서로 만나면서 형성되는 것이다.As shown in FIG. 2, the crystal structure formed by the SLS method extends in a direction substantially perpendicular to the primary grain boundary between the plurality of primary grain boundaries spaced apart from each other by a predetermined interval and the primary grain boundary. Secondary grain boundaries. The primary grain boundary is formed in a direction perpendicular to the growth direction of the crystal grains and is formed when the crystal growth meets each other.

즉, 다결정 실리콘의 결정립이 TFT 특성 향상을 위하여 크고 규칙화되는 경우, 결정립의 유한한 크기로 인하여, 인접한 결정립 사이에는 결정립 경계가 발생한다.In other words, when the grains of polycrystalline silicon are large and ordered for improving TFT characteristics, grain boundaries occur between adjacent grains due to the finite size of the grains.

본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하며, 통상 오차 범위에 속하는 결정립 경계 사이의 거리라고 정의한다.The term " grain size " in the present invention refers to the distance between grain boundaries that can be identified, and is generally defined as the distance between grain boundaries belonging to an error range.

상기 결정립 경계는 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다. 특히, 상기 다결정 실리콘이 SLS에 의하여 제조되는 경우 결정립 성장 방향과 거의 수직하게 형성되는 프라이머리 결정립 경계의 수는 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있다. The grain boundaries are known to act as traps for electric charge carriers. In particular, when the polycrystalline silicon is manufactured by SLS, the number of primary grain boundaries formed almost perpendicular to the grain growth direction can have a direct or indirect fatal effect on the TFT characteristics.

도 3은 프라이머리 결정립 경계의 수에 따른 전류 이동도의 변화를 나타내는 그래프이다. 도 3을 참조하면, PMOS 트랜지스터이든 NMOS 트랜지스터이든 프라이머리 결정립 경계의 수가 증가함에 따라 전류 이동도가 직선적으로 감소함을 알 수 있다. 3 is a graph showing a change in current mobility according to the number of primary grain boundaries. Referring to FIG. 3, it can be seen that current mobility linearly decreases as the number of primary grain boundaries increases, whether in a PMOS transistor or an NMOS transistor.

즉, "프라이머리" 결정립 경계가 TFT의 소스에서 드레인으로 흐르는 전류 방향과 수직인 경우에는 "프라이머리" 결정립 경계가 전하 캐리어의 이동에 대하여 트랩으로 작용한다는 것을 알 수 있다. That is, it can be seen that when the "primary" grain boundary is perpendicular to the current direction flowing from the source to the drain of the TFT, the "primary" grain boundary acts as a trap for the movement of the charge carriers.

또한, 프라이머리 결정립 경계와 일반적으로 수직으로 이루어지며 프라이머리 결정립 경계보다 그 수가 많은 세컨더리 결정립 경계 역시 전류 이동도에 영향을 미친다. In addition, the secondary grain boundary, which is generally perpendicular to the primary grain boundary and has a larger number than the primary grain boundary, also affects the current mobility.

도 4는 세컨더리 결정립 경계의 수에 따른 전류 이동도의 변화를 나타내는 그래프이다. 4 is a graph showing a change in current mobility according to the number of secondary grain boundaries.

도 4에서 알 수 있는 바와 같이 세컨더리 결정립 경계 역시 그 수가 증가함에 따라 전류 이동도가 감소함을 알 수 있다. As can be seen in FIG. 4, the current grain mobility decreases as the number of secondary grain boundaries increases.

그러나, 전류 흐름에 대하여 트랩으로 작용할 수 있는 결정립 경계의 수는 프라이머리 결정립 경계가 더욱 영향을 미치게 되고 세컨더리 결정립 경계는 트랩으로 작용하는 효과가 그다지 크지 않으므로 전류 이동도 특성은 프라이머리 결정립 경계가 소스에서 드레인으로 흐르는 전류 방향과 평행한 경우보다는 상대적으로 우수하다. However, since the number of grain boundaries that can act as traps for current flow is more influenced by the primary grain boundaries and the secondary grain boundaries do not act as a trap, the current mobility characteristic is that the primary grain boundaries are the source. This is relatively better than parallel to the current flowing from to drain.

한편, 앞서 살펴본 바와 같이, 전하 캐리어가 많은 수의 결정립 경계("세컨더리" 결정립 경계)를 가로질러 이동해야 하는 경우에는 (즉, "프라이머리" 결정립 경계가 전류 방향과 평행한 경우) 전하 캐리어에 대한 트랩인 결정립 경계의 수가 증가하여 전류 특성은 나쁘나, 반면에 액티브 채널의 기판 내에 위치 변화에 대한 변동성이 작으므로 (즉, 결정립 경계가 1개에서 2개로 바뀔때의 변동성과 결정립 경계가 100개에서 102개로 바뀔때의 변동성 차이) TFT의 균일성이 확보될 수 있다. On the other hand, as discussed above, if charge carriers must move across a large number of grain boundaries (“secondary” grain boundaries) (ie, when the “primary” grain boundaries are parallel to the current direction), The current characteristics are poor due to the increase in the number of grain boundaries, which are traps, for the active channel, whereas the variation in positional variation in the active channel substrate is small (i.e., when the grain boundaries change from one to two and there are 100 grain boundaries). Variation in Variation from 102 to 102) Uniformity of TFTs can be secured.

즉, "프라이머리" 결정립 경계는 결정립 경계의 숫자의 변환에 따라 전류 이동에 따른 변동성이 크나, "세컨더리" 결정립 경계는 결정립 경계 숫자의 변화에 따라 전류 이동에 따른 변동성이 작게 된다.That is, the "primary" grain boundary has a large variability due to the current movement according to the change of the number of grain boundaries, but the "secondary" grain boundary has a small variability due to the current movement with the change of the grain boundary number.

따라서, 본 발명에서는 이러한 전류값의 차이는 발광 소자에 전류를 공급하는 구동 박막 트랜지스터인 도 1의 제 2 TFT의 액티브 채널 영역 내에 포함되는 다결정 실리콘의 프라이머리 결정립 경계의 수 또는 세컨더리 결정립 경계의 수가 서로 다르게 함으로써 달성되도록 한다. 즉, 적, 녹, 청색의 각 부화소의 제 1 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수를 달리 함으로써 각 부화소의 발광 소자, 예컨대 유기 전계 발광 소자에 공급되는 전류값이 달라지는 것이다. Therefore, in the present invention, the difference in the current value is determined by the number of primary grain boundaries or the number of secondary grain boundaries of the polycrystalline silicon included in the active channel region of the second TFT of FIG. 1, which is a driving thin film transistor that supplies current to the light emitting device. It is achieved by doing it differently. That is, by varying the number of primary grain boundaries included in the active channel region of the first TFT of each of the red, green, and blue subpixels, the current value supplied to the light emitting device of each subpixel, for example, the organic electroluminescent device, is changed. will be.

이는 다시 말해, 상기 제 2 TFT의 액티브 채널 내에 포함되는 프라이머리 결정립 경계의 수가 동일 구동 전압에서 각 부화소를 흐르는 전류값에 의해 결정되도록 하는 것이다. 따라서, 화이트 밸런스를 맞추기 위해 가장 휘도가 높은 녹색 부화소들의 전류값이 가장 낮게 되는 방향으로 녹색 부화소들의 제 2 TFT의 액티브 채널 영역에 포함되는 프라이머리 결정립 경계가 가장 적도록 하고, 바람직하게는 각 부화소들의 전류값이 적색, 청색 및 녹색 부화소의 순으로 전류값이 낮아지는 방향으로 적색 제 2 TFT, 청색 제 2 TFT, 녹색 제 2 TFT의 각 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수를 조절해야 한다. In other words, the number of primary grain boundaries included in the active channel of the second TFT is determined by the current value flowing through each subpixel at the same driving voltage. Therefore, in order to achieve the white balance, the primary grain boundary included in the active channel region of the second TFT of the green subpixels is minimized in the direction in which the current value of the green subpixels having the highest luminance is the lowest. Primary grain boundary included in each active channel region of the red second TFT, the blue second TFT, and the green second TFT in a direction in which the current value of each subpixel is lowered in the order of red, blue, and green subpixels. You must adjust the number of.

이에 따라, 각 부화소의 휘도는 보완이 되어 화이트 밸런스가 맞추어 질 수 있는 것이다. As a result, the luminance of each subpixel is compensated for, so that the white balance can be adjusted.

이렇게 제 2 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수는 액티브 채널 영역의 전하 이동도에 의해서도 결정될 수 있다. 이는 액티브 채널 영역 내의 전하 이동도가 크면 더 많은 양의 전류가 흐를 수 있고, 채널 영역에서의 전하 이동도가 작으면 더 적은 양의 전류가 흐를 수 있기 때문이다. Thus, the number of primary grain boundaries included in the active channel region of the second TFT may also be determined by the charge mobility of the active channel region. This is because a greater amount of current in the active channel region may flow, while a smaller amount of current may flow in the channel region.

따라서, 화이트 밸런스를 맞추기 위해 가장 발광 효율이 높은 녹색 부화소의 전하 이동도가 가장 낮게 되는 방향으로 녹색 부화소의 제 2 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수를 조절하여야 하고, 바람직하게는 각 부화소의 제 2 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수는 적색, 청색 및 녹색 부화소의 순으로 많아지는 방향으로 결정립 경계의 수를 조절하거나 청색 및 녹색의 결정립 경계의 수는 동일하여야 한다. Therefore, in order to achieve white balance, the number of primary grain boundaries included in the active channel region of the second TFT of the green subpixel should be adjusted in the direction in which the charge mobility of the green subpixel having the highest luminous efficiency is lowest. Preferably, the number of primary grain boundaries included in the active channel region of the second TFT of each subpixel is adjusted in the order of increasing red, blue, and green subpixels, or the number of grain boundaries is adjusted in blue and green. The number of boundaries must be the same.

즉, 적색 부화소의 적색 제 2 TFT의 액티브 채널 영역의 전하 이동도가 가장 크게 되도록 적색 제 2 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 가장 적게, 그리고, 청색 부화소의 제 2 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 그 다음으로 적게, 녹색 부화소의 제 2 TFT의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 가장 많게 되도록 조절한다. That is, the smallest number of primary grain boundaries included in the active channel region of the red second TFT so that the charge mobility of the active channel region of the red second TFT of the red subpixel is the largest, and the second of the blue subpixel. The number of primary grain boundaries included in the active channel region of the TFT is next smaller, so that the number of primary grain boundaries included in the active channel region of the second TFT of the green subpixel is adjusted to be the largest.

이에 따라 각 부화소에서의 전류값은 전술한 바와 같은 차이를 나타내고, 각 부화소의 휘도는 보완이 되어 화이트 밸런스가 맞추어 지는 것이다. As a result, the current values in the respective subpixels show the difference as described above, and the luminance of each subpixel is compensated for, thereby achieving a white balance.

또한, 제 2 TFT의 액티브 채널 영역 내에 포함되는 결정립 경계의 수는 발광층을 형성하는 발광 물질에 따라 달라질 수 있으며, 미리 각 화소의 휘도와 화이트 밸런스를 맞추기 위한 전류비를 구한 후 녹색 부화소를 기준으로 하여 각 부화소의 제 2 TFT의 액티브 채널 영역 내에 포함되는 결정립 경계의 수를 설정하면 된다. In addition, the number of grain boundaries included in the active channel region of the second TFT may vary depending on the light emitting material forming the light emitting layer, and after calculating a current ratio for matching luminance and white balance of each pixel in advance, the green subpixel is referred to. The number of grain boundaries included in the active channel region of the second TFT of each subpixel may be set.

이하, 본 발명의 일실시예에 따른 유기 전계 발광 소자의 구조 및 제조 방법을 도 5, 도 6 및 도 7을 참조하여 설명한다.Hereinafter, a structure and a manufacturing method of an organic EL device according to an embodiment of the present invention will be described with reference to FIGS. 5, 6, and 7.

도 5는 도 1에서 단일 화소를 나타내는 부분 확대 평면도이고, 도 6은 도 5에서 Ⅱ-Ⅱ 선을 따라 절단한 단면을 나타내는 단면도, 도 7은 도 5에서 Ⅲ-Ⅲ 선을 따라 절단한 단면을 나타내는 단면도이다. 5 is a partially enlarged plan view illustrating a single pixel in FIG. 1, FIG. 6 is a cross-sectional view taken along line II-II in FIG. 5, and FIG. 7 is a cross-sectional view taken along line III-III in FIG. 5. It is sectional drawing to show.

도 5, 도 6 및 도 7에서 볼 수 있듯이, 유리 재료인 절연 기판(1)에 버퍼층(2)이 형성되어 있고, 이 버퍼층(2) 상부로 제 1 TFT(10), 제 2 TFT(20), 캐패티서(30) 및 유기 전계 발광 소자(유기 EL 소자; 40)가 형성된다. 상기 버퍼층(2)은 SiO2로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착될 수 있다. 그리고, 이 버퍼층(2)은 대략 3,000 Å 정도로 증착할 수 있다.As shown in FIGS. 5, 6, and 7, a buffer layer 2 is formed on an insulating substrate 1, which is a glass material, and the first TFT 10 and the second TFT 20 are formed on the buffer layer 2. ), A capacitor 30 and an organic electroluminescent element (organic EL element) 40 are formed. The buffer layer 2 may be formed of SiO 2 , and may be deposited by PECVD, APCVD, LPCVD, ECR, or the like. The buffer layer 2 can be deposited to about 3,000 Pa.

상기 버퍼층(2)의 상부에는 비정질 실리콘 박막이 증착되는데, 대략 500 Å 정도로 증착시킬 수 있다. 상기와 같은 비정질 실리콘 박막은 다양한 방법에 의해 다결정 실리콘 박막으로 결정화시킬 수 있다. 이때, 결정화된 다결정 실리콘 박막은 도 2에서 볼 수 있는 바와 같은 길이 방향으로 연장된 프라이머리 결정립 경계와 이 프라이머리 결정립 경계에 수직한 세컨더리 결정립 경계를 포함한다. 본 발명의 바람직한 실시예에 있어서는 전술한 바와 같이 이러한 결정 구조를 얻기 위하여 SLS 법을 사용하였으나 이외에도 이러한 결정 구조를 얻을 수 있는 결정화법이면 어떠한 결정화법이든 사용할 수 있다. An amorphous silicon thin film is deposited on the buffer layer 2, and may be deposited at about 500 μm. The amorphous silicon thin film as described above may be crystallized into a polycrystalline silicon thin film by various methods. In this case, the crystallized polycrystalline silicon thin film includes a primary grain boundary extending in the longitudinal direction as shown in FIG. 2 and a secondary grain boundary perpendicular to the primary grain boundary. In the preferred embodiment of the present invention, the SLS method is used to obtain such a crystal structure as described above, but any crystallization method may be used as long as it is a crystallization method capable of obtaining such a crystal structure.

이때, 각 화소마다 포함되는 결정립 경계의 수를 조절하기 위하여 각 화소마다 결정화시 마스크 패턴을 달리하여 결정화한다. 즉, 녹색 화소 영역의 경우 전류값 및 전류 이동도를 낮게 하기 위하여 결정립 경계가 많이 포함되도록 마스크 패턴이 중첩되는 중첩율을 낮게 한다. 반면, 휘도 효율이 낮은 적색 영역의 경우에는 결정립 경계가 구동 TFT의 액티브 채널 영역 내에 포함되는 결정립 경계의 수가 적게 되도록 가능한 마스크 패턴이 높은 중복율을 갖도록 하여 레이저빔을 조사하여 결정화한다. In this case, in order to control the number of grain boundaries included in each pixel, the crystallization is performed by changing a mask pattern during crystallization for each pixel. That is, in the green pixel region, in order to reduce the current value and the current mobility, the overlapping rate at which the mask pattern is overlapped is reduced so that a large number of grain boundaries are included. On the other hand, in the red region having low luminance efficiency, the laser mask is irradiated and crystallized with the possible mask pattern having a high overlap ratio such that the grain boundaries are small in the number of grain boundaries included in the active channel region of the driving TFT.

상기 결정립 경계에는 프라이머리 결정립 경계와 세컨더리 결정립 경계가 모두 포함된다. The grain boundary includes both a primary grain boundary and a secondary grain boundary.

이와 같이 하여, 각 화소마다 마스크 패턴의 중복율을 달리하여 구동 TFT의 액티브 채널 영역 내에 포함되는 결정립 경계의 수가 다르도록 다결정 실리콘 박막을 형성한다. In this manner, the polycrystalline silicon thin film is formed so that the number of grain boundaries included in the active channel region of the driving TFT is different by varying the overlapping rate of the mask pattern for each pixel.

다결정 실리콘 박막을 형성한 후 그 위로 도 1에서 볼 수 있듯이, 각 부화소별로 제 2 TFT의 액티브 채널 영역이 결정립 경계의 방향에 대해 서로 수직하도록 패터닝한다. 이때, 결정립 경계는 프라이머리 결정립 경계 또는 세컨더리 결정립 경계이다. 이때, 제 1 TFT의 액티브 채널 영역도 패터닝을 동시에 행한다. After forming the polycrystalline silicon thin film, as shown in FIG. 1, the subchannels are patterned so that the active channel regions of the second TFTs are perpendicular to each other in the direction of the grain boundary. At this time, the grain boundary is a primary grain boundary or a secondary grain boundary. At this time, the active channel region of the first TFT is also patterned at the same time.

이렇게 액티브 채널 영역의 패턴닝을 행한 후에는 그 위로 SiO2 등에 의해 게이트 절연막을 PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착하여 형성하고, MoW, Al/Cu 등으로 도전막을 성막한 후 패터닝하여 게이트 전극을 형성한다. 상기 액티브 채널 영역, 게이트 절연막, 게이트 전극은 다양한 순서 및 방법에 의해 패터닝이 가능하다.After patterning the active channel region, a gate insulating film is formed by SiO 2 or the like by PECVD, APCVD, LPCVD, ECR, etc., and then a conductive film is formed by MoW, Al / Cu, or the like. Patterning to form a gate electrode. The active channel region, the gate insulating layer, and the gate electrode may be patterned by various procedures and methods.

액티브 채널 영역, 게이트 절연막, 게이트 전극의 패터닝이 끝난 후에는 그 소스 및 드레인 영역에 N형 또는 P형 불순물을 도핑한다. After patterning of the active channel region, the gate insulating film, and the gate electrode, the source and drain regions are doped with N-type or P-type impurities.

이렇게 도핑 공정이 끝난 후에는 도 6 및 도 7에서 볼 수 있듯이, 층간 절연막(4) 및 패시베이션막(5)을 형성한 후 콘택 홀을 통해 소스 전극(14)(24) 및 드레인 전극(15)(25)을 액티브 채널 영역(11)(21)에 접속하고, 평탄화막(6)을 형성한다. 이러한 막 구조는 소자 설계에 따라 다양한 구조를 채용할 수 있음은 물론이다. After the doping process is completed, as shown in FIGS. 6 and 7, the interlayer insulating film 4 and the passivation film 5 are formed, and then the source electrodes 14, 24 and the drain electrode 15 are formed through contact holes. 25 is connected to the active channel regions 11 and 21 to form a planarization film 6. Such a film structure can of course employ various structures depending on the device design.

한편, 제 2 TFT(20)에 접속하는 EL 소자(40)는 다양한 방법에 의해 형성될 수 있는데, 먼저, ITO에 의해 제 2 TFT(20)의 드레인 전극(25)에 접속하는 애노드 전극(41)을 형성한 후 패터닝하고, 그 위로 유기막(42)을 형성한다. 이때, 상기 유기막(42)은 저분자 또는 고분자 유기막이 사용될 수 있는데, 저분자 유기막을 사용할 경우 홀 주입층, 홀 수송층, 유기 발광층, 전자 수송층, 전자 주입층 등이 단일 또는 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-야(napht halene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminium: Alq3) 등을 비롯해 다양하게 적용할 수 있다. 이들 저분자 유기막은 진공 증착의 방법으로 형성된다. On the other hand, the EL element 40 connected to the second TFT 20 can be formed by various methods. First, the anode electrode 41 connected to the drain electrode 25 of the second TFT 20 by ITO. ) Is patterned and then the organic film 42 is formed thereon. In this case, the organic film 42 may be a low molecular or high molecular organic film. When the low molecular organic film is used, a hole injection layer, a hole transport layer, an organic light emitting layer, an electron transport layer, an electron injection layer, etc. may be formed in a single or complex structure. The organic materials available may also be copper phthalocyanine (CuPc), N, N'-di (naphthalen-1-yl) -N, N'-diphenyl-benzidine (N, N'-ya (napht halene-1 -yl) -N, N'-diphenyl-benzidine (NPB), tris-8-hydroxyquinoline aluminum (Alq3) and the like can be applied in various ways. These low molecular weight organic films are formed by the vacuum vapor deposition method.

고분자 유기막의 경우에는 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이때, 상기 홀 수송층으로 PEDOT을 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)rP 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기 물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄 방법으로 형성한다. The polymer organic film may have a structure including a hole transporting layer (HTL) and a light emitting layer (EML). In this case, PEDOT is used as the hole transporting layer and poly-phenylenevinylene (PRP) and polyfluorene (Polyfluorene) are used as the light emitting layer. Polymer organic materials such as) are used and are formed by screen printing or inkjet printing.

이렇게 유기막을 형성한 후에는 Al/Ca 등으로 캐소드 전극(43)을 전면 증착하거나, 패터닝하여 형성할 수 있다. 그리고, 캐소드 전극(43)의 상부는 유리 또는 금속 캡에 의해 밀봉된다. After the organic film is formed in this manner, the cathode electrode 43 may be formed by depositing or patterning the cathode electrode 43 on Al / Ca or the like. The upper portion of the cathode electrode 43 is sealed by a glass or metal cap.

이상 설명한 것은 본 발명을 유기 전계 발광 소자에 적용한 경우이나, 본 발명은 이에 한정되는 것이 아니며, 액정 표시 장치나 무기 전계 발광 소자등 TFT를 이용할 수 잇는 어떠한 구조에든 적용될 수 있음은 물론이다. What has been described above is the case where the present invention is applied to the organic electroluminescent element, but the present invention is not limited thereto, and of course, the present invention can be applied to any structure that can use a TFT such as a liquid crystal display device or an inorganic electroluminescent element.

또한, 본 발명의 바람직한 실시예에 따른 유기 전계 발광 소자의 층상 구조는 반드시 상술한 바에 한정되는 것은 아니고, 이와 다른 어떠한 구조도 본 발명이 적용될 수 있음은 물론이다. In addition, the layer structure of the organic electroluminescent device according to the preferred embodiment of the present invention is not necessarily limited to the above-described, it is a matter of course that the present invention can be applied to any other structure.

이상과 같이 본 발명에서는 화소를 구동하는 구도 박막 트랜지스터의 액티브 채널 영역의 폭이나 크기를 변경하지 않고 구동전압을 변경하지 않으면서 동일 크기의 액티브 채널 영역을 가지고도 화이트 밸런스를 맞출 수 있고, 부화소별로 적정한 전류를 공급하므로 적정 휘도를 얻을 수 있고, 수명 열화를 방지할 수 있다. As described above, in the present invention, white balance can be achieved even with an active channel region of the same size without changing the width or size of the active channel region of the composition thin film transistor for driving the pixel and without changing the driving voltage. By supplying an appropriate current for each, proper luminance can be obtained and life degradation can be prevented.

또한, 각 화소당 구동 박막 트랜지스터가 차지하는 면적을 증가시키지 않고 소자에 흐르는 전류량만을 조절하여 줌으로써 개구율의 감소 문제를 해결할 수 있으며 신뢰성을 향상시킬 수 있다. In addition, by controlling only the amount of current flowing through the device without increasing the area occupied by the driving thin film transistor per pixel, it is possible to solve the problem of reducing the aperture ratio and improve reliability.

도 1은 본 발명에 따른 평판 표시 장치 중 그 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 소자의 박막 트랜지스터의 액티브 영역의 구조를 설명하기 위한 평면도이다.1 is a plan view illustrating a structure of an active region of a thin film transistor of an active matrix organic electroluminescent device according to a preferred embodiment of the flat panel display according to the present invention.

도 2는 다결정 실리콘 상에 박막 트랜지스터가 배치되어 있는 구조를 나타내는 도면이다.2 is a view showing a structure in which a thin film transistor is disposed on polycrystalline silicon.

도 3은 프라이머리 결정립 경계의 수에 따른 전류 이동도의 변화를 나타내는 그래프이다.3 is a graph showing a change in current mobility according to the number of primary grain boundaries.

도 4는 세컨더리 결정립 경계의 수에 따른 전류 이동도의 변화를 나타내는 그래프이다. 4 is a graph showing a change in current mobility according to the number of secondary grain boundaries.

도 5는 도 1에서 단일 화소를 나타내는 부분 확대 평면도이다.FIG. 5 is a partially enlarged plan view illustrating a single pixel in FIG. 1.

도 6은 도 5에서 Ⅱ-Ⅱ 선을 따라 절단한 단면을 나타내는 단면도이다.FIG. 6 is a cross-sectional view taken along the line II-II of FIG. 5.

도 7은 도 5에서 Ⅲ-Ⅲ 선을 따라 절단한 단면을 나타내는 단면도이다. FIG. 7 is a cross-sectional view taken along line III-III of FIG. 5.

Claims (10)

녹색, 적색 및 청색 화소 영역을 구비하고 있으며, 동일한 액티브 채널 길이 및 폭을 갖는 상기 화소를 구동하는 구동 박막 트랜지스터를 구비하고 있으며, 상기 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 다결정 실리콘의 결정립 경계의 수가 각 화소마다 서로 다른 것을 특징으로 하는 평판 표시 장치.A driving thin film transistor having green, red, and blue pixel regions, and having a driving thin film transistor having the same active channel length and width, and including a crystal grain boundary of polycrystalline silicon included in the active channel region of the driving thin film transistor. A flat panel display device wherein the number of pixels is different for each pixel. 제 1항에 있어서,The method of claim 1, 상기 다결정 실리콘의 프라이머리 결정립 경계의 수는 녹색이 가장 많으며, 적색 및 청색은 동일한 것인 평판 표시 장치.The number of primary grain boundaries of the polycrystalline silicon is green most, red and blue are the same. 제 1항에 있어서,The method of claim 1, 상기 다결정 실리콘의 프라이머리 결정립 경계의 수가 녹색, 청색, 적색 영역의 순으로 많은 것인 평판 표시 장치.And a number of primary grain boundaries of the polycrystalline silicon in order of green, blue, and red regions. 제 1항에 있어서,The method of claim 1, 상기 다결정 실리콘의 프라이머리 결정립 경계의 수는 녹색 및 청색은 동일하며 적색이 가장 적은 것인 평판 표시 장치.The number of primary grain boundaries of the polycrystalline silicon is the same as green and blue, and the red is the least. 제 1항에 있어서, The method of claim 1, 상기 결정립 경계는 각 구동 박막 트랜지스터의 액티브 채널 영역에서 전류가 흐르는 방향과 수직인 것인 평판 표시 장치. And the grain boundaries are perpendicular to a direction in which current flows in an active channel region of each driving thin film transistor. 제 5항에 있어서, The method of claim 5, 상기 결정립 경계는 프라이머리 결정립 경계인 평판 표시 장치.And the grain boundary is a primary grain boundary. 제 5항에 있어서, The method of claim 5, 상기 결정립 경계는 세컨더리 결정립 경계인 평판 표시 장치. And the grain boundary is a secondary grain boundary. 제 7항에 있어서,The method of claim 7, wherein 상기 평판 표시 장치는 녹색 화소의 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 가장 작은 것인 평판 표시 장치.And the flat panel display device has the smallest number of primary grain boundaries included in an active channel region of a driving thin film transistor of a green pixel. 제 8항에 있어서, The method of claim 8, 상기 평판 표시 장치는 청색 화소와 적색 화소의 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 동일하거나 청색 화소의 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 적색 화소의 구동 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수보다 더 적은 것인 평판 표시 장치.In the flat panel display, the number of primary grain boundaries included in an active channel region of a driving thin film transistor of a blue pixel and a red pixel is the same, or the number of primary grain boundaries included in an active channel region of a driving thin film transistor of a blue pixel is a red pixel. And less than the number of primary grain boundaries included in the active channel region of the driving thin film transistor. 제 1항에 있어서, The method of claim 1, 상기 평판 표시 장치는 액정 표시 장치, 무기 전계 발광 소자 및 유기 전계 발광 소자 중 어느 하나인 평판 표시 장치.The flat panel display is any one of a liquid crystal display, an inorganic electroluminescent element, and an organic electroluminescent element.
KR10-2003-0037245A 2003-06-05 2003-06-10 Flat panel display device KR100501314B1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0037245A KR100501314B1 (en) 2003-06-10 2003-06-10 Flat panel display device
CNB2004100050257A CN1324540C (en) 2003-06-05 2004-02-12 Flat panel display device with polycrystalline silicon thin film transistor
US10/779,781 US7297980B2 (en) 2003-06-05 2004-02-18 Flat panel display device with polycrystalline silicon thin film transistor
US11/942,460 US8049220B2 (en) 2003-06-05 2007-11-19 Flat panel display device with polycrystalline silicon thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0037245A KR100501314B1 (en) 2003-06-10 2003-06-10 Flat panel display device

Publications (2)

Publication Number Publication Date
KR20040106059A KR20040106059A (en) 2004-12-17
KR100501314B1 true KR100501314B1 (en) 2005-07-18

Family

ID=37380792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0037245A KR100501314B1 (en) 2003-06-05 2003-06-10 Flat panel display device

Country Status (1)

Country Link
KR (1) KR100501314B1 (en)

Also Published As

Publication number Publication date
KR20040106059A (en) 2004-12-17

Similar Documents

Publication Publication Date Title
US6501448B1 (en) Electroluminescence display device with improved driving transistor structure
JP4058440B2 (en) Organic electroluminescent display device and manufacturing method thereof
US8049220B2 (en) Flat panel display device with polycrystalline silicon thin film transistor
KR100496300B1 (en) Flat panel display with TFT
US20060290633A1 (en) Light emitting display and thin film transistor (TFT)
KR100496297B1 (en) Flat panel display with TFT
US7385223B2 (en) Flat panel display with thin film transistor
US7223504B2 (en) Crystallization mask, crystallization method, and method of manufacturing thin film transistor including crystallized semiconductor
KR100490552B1 (en) Flat panel display with TFT
KR100544117B1 (en) Flat panel display with TFT
KR100501314B1 (en) Flat panel display device
KR100573108B1 (en) Flat panel display with TFT
KR100563060B1 (en) Flat panel display with TFT
KR100553744B1 (en) Flat panel display with TFT
KR100603288B1 (en) Flat panel display with TFT
KR20040094058A (en) Flat panel display with TFT
KR100637252B1 (en) Organic light emitting display device
KR100669415B1 (en) Method of manufacturing thin film transistor
KR20060001350A (en) Thin film transistor, method of manufacturing of that tft, and flat panel display device with that tft

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 15