KR100505445B1 - 반도체 소자의 강유전체 캐패시터 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 SrBi2Ta2O9 박막 및 Pb(ZrxTi1-x)O3 박막을 사용한 반도체 소자의 강유전체 캐패시터 및 그 형성방법에 관한 것이다. 이를 위한 본 발명은 모스 트랜지스터를 포함하는 소정의 하부층 상에 제공되는 셀 플레이트 노드; 상기 셀 플레이트 노드 상부의 일측영역에 적층되는 SBT박막 및 제1 스토리지 노드; 상기 셀 플레이트 노드 상부의 타측영역에 적층되는 PZT박막 및 제2 스토리지 노드; 및 상기 제1 및 상기 제2 스토리지 노드와 상기 모스 트랜지스터를 전기적으로 접속하기 위한 도전성라인을 구비하는 반도체 소자의 강유전체 캐패시터를 제공한다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 SrBi2Ta2O9(이하, SBT라 약칭함) 박막 및 Pb(ZrxTi1-x)O3 (이하, PZT라 약칭함)박막을 사용한 반도체 소자의 강유전체 캐패시터 및 그 형성방법에 관한 것이다.
강유전체 메모리 소자(Ferroelectric Random Access Memory, FeRAM)는 SBT, PZT 등의 강유전체 물질을 캐패시터 유전체로 사용하는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하고 있는 장점이 있을 뿐만 아니라, 동작 속도 측면에서도 기존의 DRAM(Dynamic Random Access Memory)에 필적하기 때문에 차세대 메모리 소자로 각광받고 있다.
이와 같이, 반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remanent polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
강유전체 기억소자의 축전물질로는 SBT와 PZT 박막이 주로 사용되며, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 일반적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등을 상, 하부 전극물질로 사용하고 있다.
도1은 SBT(A)와 PZT(B)물질의 강유전 특성을 나타내는 이력곡선(hysteresis curve)을 도시한 도면이다.
그러나, 상기 도1에 도시된 바와 같이 상부전극과 하부전극 사이에 유전물질로써 SBT(A)를 사용할 경우에는 비트라인에 실리는 전압의 척도가 되는 잔류분극값(Pr)은 크지만 저전압용 소자의 척도가 될 수 있는 Vc값이 커서 저전압 소자 구현에 어려움이 따르는 문제점이 있다. 또한, PZT(B)를 유전물질로 사용할 경우에는 Vc값이 작아 저전압 구현에는 유리한 반면 잔류분극값이 작아 소자의 안정적인 동작에 매우 불리한 문제점이 발생하고 있다.
본 발명은 잔류분극값을 높이고 Vc값을 낮출 수 있는 강유전체 캐패시터 및 그 형성방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 모스 트랜지스터를 포함하는 소정의 하부층 상에 제공되는 셀 플레이트 노드; 상기 셀 플레이트 노드 상부의 일측영역에 적층되는 SBT박막 및 제1 스토리지 노드; 상기 셀 플레이트 노드 상부의 타측영역에 적층되는 PZT박막 및 제2 스토리지 노드; 및 상기 제1 및 상기 제2 스토리지 노드와 상기 모스 트랜지스터를 전기적으로 접속하기 위한 도전성라인을 구비하는 반도체 소자의 강유전체 캐패시터를 제공한다.
본 발명은 모스 트랜지스터를 포함하는 소정의 하부층 상에 스토리지 노드 콘택용 개구부를 가진 셀 플레이트 노드를 형성하는 제1 단계; 상기 셀 플레이트 노드 상부의 일측영역에 차례로 SBT박막 및 제1스토리지 노드를 적층하는 제2 단계; 상기 셀 플레이트 노드 상부의 타측영역에 차례로 PZT박막 및 제2스토리지 노드를 적층하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제4 단계; 상기 층간절연막을 선택적으로 식각하여 상기 제1 스토리지 노드, 상기 제2 스토리지 노드를 노출시키는 제1 콘택홀과 상기 개구부를 관통하여 상기 모스트랜지스터의 접합층을 노출시키는 제2 콘택홀을 형성하는 제5 단계; 상기 제1 및 제2 콘택홀의 측벽에 절연막 스페이서를 형성하는 제6 단계; 및 상기 제1 콘택홀과 제2 콘택홀을 통해 상기 제1 스토리지 노드 및 상기 제2 스토리지 노드와 상기 모스트랜지스터의 접합층을 전기적으로 접속하는 도전성라인을 형성하는 제7 단계를 포함하는 반도체 소자의 강유전체 캐패시터 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따라 형성된 강유전체 캐패시터의 평면도를 도시한 도면이다.
그리고, 도3a 내지 도3g는 상기 도2에 도시된 도면부호 A-A' 방향의 단면에 따른 강유전체 캐패시터 형성 공정 진행도를 도시한 도면이다.
본 실시예는 먼저, 도3a에 도시된 바와 같이 소정의 공정이 진행된 하부층(30) 상부에 강유전체 캐패시터의 하부전극용 전도막(31)을 증착한 후 이를 패터닝하여 셀 플레이트 노드를 형성한다. 이때, 셀 플레이트 노드는 이후 형성될 금속배선 형성을 위한 콘택홀 형성을 용이하게 하기 위하여 셀 플레이트 노드의 콘택홀 영역을 미리 식각한 상태이다. 하부전극용 전도막(31) 물질로는 백금(Pt) 또는 산화 금속물을 사용한다. 이어서, 전체 구조물의 상부에 졸-겔(sol-gel)방법이나 물리적 또는 화학적 증착법을 사용하여 150 ~ 200㎚ 두께의 SBT 다결정질 박막(32)을 증착한 후 계속하여 제1상부전극용 전도막(33)을 증착한다. 이때, 제1상부전극용 전도막(33) 물질로는 백금 또는 산화 금속물을 사용하여 형성한다.
다음으로, 도3b에 도시된 바와 같이 제1상부전극용 전도막(33) 및 SBT 다결정질 박막(32)을 상기 하부전극용 전도막(31) 상의 일측, 즉 'C'지역에만 형성되도록 선택식각을 실시하여 SBT를 유전체로 사용하는 강유전체 캐패시터를 형성한다.
다음으로, 도3c에 도시된 바와 같이 전체 구조물의 상부에 PZT다결정질 박막(34) 및 제2상부전극용 전도막(35)을 차례로 적층 형성한다. 이때, 제2상부전극용 전도막(35) 물질로는 백금 또는 산화 금속물을 사용하여 형성한다.
다음으로, 도3d에 도시된 바와 같이 제2상부전극용 전도막(35) 및 PZT다결정질 박막(34)을 차례로 선택식각하여 PZT를 유전체로 사용하는 강유전체 캐패시터를 형성한다. 이때, PZT를 유전체로 사용하는 강유전체 캐패시터는 상기 하부전극용 전도막(31) 상부의 타측, 즉 "D"지역에 형성한다.
계속하여, 도3e에 도시된 바와 같이 전체 구조물의 상부에 층간절연막(36)을 증착한 후 800℃에서 열처리를 실시하여 강유전체 캐패시터와 층간절연막(36)간의 상호작용으로 인한 스트레스를 해소시켜 강유전체 캐패시터 구조를 안정화시킨다. 이어서, 층간절연막(36)과 하부층(30)을 선택식각하여 제1상부전극용 전도막(33), 제2상부전극용 전도막(35) 및 하부층(30)에 형성되어 있는 트랜지스터와의 전기적 연결을 위한 금속배선용 콘택홀을 형성한다. 이때, 도면에서는 편의상 하부층(30)에 형성되어 있는 트랜지스터를 도시하지 않았으며, 이에 따라 도면에서의 하부층(30)에는 콘택홀이 도시되지 않았다.
계속하여, 도3f에 도시된 바와 같이 제1상부전극용 전도막(33) 및 제2상부전극용 전도막(35)과 하부전극용 전도막(31)의 단락을 방지하기 위한 목적으로 전체 구조물의 상부에 절연막을 증착하고, 이를 전면 건식식각하여 콘택홀 내부에 절연막 스페이서(37)가 형성되도록 한다.
다음으로, 도3g에 도시된 바와 같이 제1상부전극용 전도막(33) 및 제2상부전극용 전도막(35)과 하부층(30)(실제로는 하부층(30)에 형성된 트랜지스터)과의 전기적인 연결을 위하여 전체 구조물 상부의 표면을 따라 금속막(38)을 증착한 후 이를 패터닝하여 단위 캐패시터를 정의한다.
도4는 본 실시예에 따라 형성된 강유전체 캐패시터의 분극특성을 나타내는 이력곡선을 도시한 도면으로써, 본 발명의 특징을 나타내기 위하여 상기 종래기술에 따른 강유전체 캐패시터의 이력곡선(A, B)와 비교하여 도시하였다. 도4에 도시된 바와 같이 본 실시예에 따라 형성된 강유전체 캐패시터의 이력곡선(C)은 PZT를 사용한 캐패시터의 장점인 높은 잔류분극값을 취할 수 있고, SBT를 사용한 캐패시터의 장점인 낮은 Vc값을 취할 수 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 하나의 단위셀 캐패시터에 SBT와 PZT를 동시에 적용함으로써, 잔류분극 및 Vc특성을 개선하는 효과가 있으며, 이로 인하여 보다 안정적인 강유전체 캐패시터 특성을 확보할 수 있다.
도1은 SBT와 PZT물질의 강유전 특성을 나타내는 이력곡선을 도시한 도면.
도2는 본 발명의 일실시예에 따라 형성된 강유전체 캐패시터의 평면도를 도시한 도면.
도3a 내지 도3g는 상기 도2에 도시된 도면부호 A-A' 방향의 단면에 따른 강유전체 캐패시터 형성 공정 진행도를 도시한 도면.
도4는 본 실시예에 따라 형성된 강유전체 캐패시터의 분극특성을 나타내는 이력곡선을 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
30 : 하부층 31 : 하부전극용 전도막
32 : SBT 다결정질 박막 33 : 제1상부전극용 전도막
34 : PZT다결정질 박막 35 : 제2상부전극용 전도막
36 : 층간절연막 37 : 절연막 스페이서
38 : 금속막
Claims (3)
- 모스 트랜지스터를 포함하는 소정의 하부층 상에 제공되는 셀 플레이트 노드;상기 셀 플레이트 노드 상부의 일측영역에 적층되는 SBT박막 및 제1 스토리지 노드;상기 셀 플레이트 노드 상부의 타측영역에 적층되는 PZT박막 및 제2 스토리지 노드; 및상기 제1 및 상기 제2 스토리지 노드와 상기 모스 트랜지스터를 전기적으로 접속하기 위한 도전성라인을 구비하는 반도체 소자의 강유전체 캐패시터.
- 제1항에 있어서,상기 전도라인은,상기 셀 플레이트 노드를 관통하여 상기 제1 및 제2스토리지 노드와 상기 모스 트랜지스터의 접합을 전기적으로 접속하되, 상기 셀 플레이트 노드와는 전기적으로 절연된 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터.
- 모스 트랜지스터를 포함하는 소정의 하부층 상에 스토리지 노드 콘택용 개구부를 가진 셀 플레이트 노드를 형성하는 제1 단계;상기 셀 플레이트 노드 상부의 일측영역에 차례로 SBT박막 및 제1스토리지 노드를 적층하는 제2 단계;상기 셀 플레이트 노드 상부의 타측영역에 차례로 PZT박막 및 제2스토리지 노드를 적층하는 제3 단계;상기 제3 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제4 단계;상기 층간절연막을 선택적으로 식각하여 상기 제1 스토리지 노드, 상기 제2 스토리지 노드를 노출시키는 제1 콘택홀과 상기 개구부를 관통하여 상기 모스트랜지스터의 접합층을 노출시키는 제2 콘택홀을 형성하는 제5 단계;상기 제1 및 제2 콘택홀의 측벽에 절연막 스페이서를 형성하는 제6 단계; 및상기 제1 콘택홀과 제2 콘택홀을 통해 상기 제1 스토리지 노드 및 상기 제2 스토리지 노드와 상기 모스트랜지스터의 접합층을 전기적으로 접속하는 도전성라인을 형성하는 제7 단계를 포함하는 반도체 소자의 강유전체 캐패시터 형성방법.
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