KR100499407B1 - Volatile semiconductor memory device - Google Patents
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Abstract
본 발명은 휘발성 반도체 메모리 장치에 관한 것으로, 특히, 컬럼 방향으로 배치된 복수의 비트라인; 로우 방향으로 배치된 복수의 워드라인; 상기 복수의 워드라인에 대응하여 게이트단이 결합되며, 상기 복수의 비트라인에 대응하여 드레인단이 결합되며, 복수의 스토리지노드에 대응하여 소스단이 결합된 복수의 스위칭 트랜지스터; 상기 복수의 스토리지노드와 접지 사이에 결합된 복수의 커패시터; 및 상기 복수의 스토리지노드와 내부전원전압단 사이에 결합되며, 상기 복수의 스토리지노드의 전위 레벨에 따라 상기 복수의 커패시터의 손실 전하를 보상하는 복수의 리프레시 회로부를 구비하는 것을 특징으로 한다.The present invention relates to a volatile semiconductor memory device, and more particularly, to a plurality of bit lines arranged in a column direction; A plurality of word lines arranged in a row direction; A plurality of switching transistors having a gate terminal coupled to the plurality of word lines, a drain terminal coupled to the plurality of bit lines, and a source terminal coupled to the plurality of storage nodes; A plurality of capacitors coupled between the plurality of storage nodes and ground; And a plurality of refresh circuits coupled between the plurality of storage nodes and internal power supply voltage terminals, and configured to compensate for lost charges of the plurality of capacitors according to potential levels of the plurality of storage nodes.
따라서, 본 발명은 셀 어레이의 스토리지노드 점마다 구비된 셀프-리프레시 기능을 수행하는 회로에 의해 외부의 회로에 의한 리프레시 없이 개별 셀마다 자체적인 리프레시 동작을 수행하게 되므로, 개별 셀에 저장된 데이터의 소실을 방지함과 아울러 리프레시 동작에 의한 스탠바이 커런트 레벨을 줄일 수 있고, 이로 인해 소비전력소모 및 속도지연이 감소되는 효과가 있다.Therefore, the present invention performs its own refresh operation for each individual cell without a refresh by an external circuit by a circuit that performs a self-refresh function provided for each storage node point of the cell array, thus losing data stored in the individual cell. In addition, the standby current level due to the refresh operation can be reduced, thereby reducing power consumption and speed delay.
Description
본 발명은 휘발성 반도체 메모리 장치에 관한 것으로서, 특히, 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory: 이하, DRAM이라 함.)에 있어 단위 셀 셀프-리프레시(self-refresh) 기능을 갖는 반도체 메모리 장치에 관한 것이다.The present invention relates to a volatile semiconductor memory device, and more particularly, to a semiconductor memory device having a unit cell self-refresh function in a dynamic random access memory (hereinafter referred to as DRAM). will be.
본 발명은 DRAM 셀을 사용하는 반도체 메모리 장치에 적용이 가능하며, 특히, DRAM 셀을 사용하며 스탠바이 커런트 및 액세스 타임에 대한 스팩(Speccification)이 엄격한 의사 에스램(Pseudo SRAM)에 적용되어 질 수 있다.The present invention is applicable to a semiconductor memory device using a DRAM cell, and in particular, a DRAM cell and a specification for standby current and access time can be applied to a strict pseudo SRAM. .
일반적으로, DRAM은 일정시간이 경과되면 저장된 데이터가 소실되는 휘발성 기억소자로서 이진 데이터를 저장하는 셀 어레이를 포함하고 있다. 셀 어레이는 하나의 트랜지스터와 하나의 커패시터로 구성되어 있는 단위 셀이 매트릭스 형태로 모여있는 집합체이다. 이와 같은 DRAM은 4개의 트랜지스터를 포함하는 에스램(SRAM)에 비하여 단위 셀의 구성이 간단하고 제조비용이 저렴하기 때문에 집적도 및 경제적 측면에서 매우 현저한 장점을 갖고 있다. In general, a DRAM is a volatile memory device in which stored data is lost after a certain period of time, and includes a cell array for storing binary data. A cell array is a collection of unit cells composed of one transistor and one capacitor in a matrix form. Such a DRAM has a significant advantage in terms of integration and economics because of the simple structure of the unit cell and the low manufacturing cost compared to an SRAM including four transistors.
또한, DRAM은 전원이 공급된 상태에서도 시간이 지남에 따라 데이터가 휘발되는 특성을 갖기 때문에 데이터가 소실되기 전에 워드라인 단위 또는 셀 어레이 전체의 데이터를 읽어들이고, 해당 데이터의 초기 전하량이 유지될 수 있도록 전하를 재충전해 주어야 하는 리프레시(refresh) 동작을 실시하여야 한다. 이런 리프레시 동작은 DRAM의 소비전력소모 및 속도와 밀접한 관계가 있다.In addition, since DRAM has a characteristic that data is volatilized over time even when power is supplied, the data of the word line unit or the entire cell array may be read before data is lost, and the initial amount of charge of the data may be maintained. A refresh operation must be performed to recharge the charge. This refresh operation is closely related to the power consumption and speed of DRAM.
도 1은 종래의 DRAM 단위 셀의 구성을 나타낸 회로도로서, 도시된 바와 같이, 셀 어레이 내에서 컬럼 방향으로 배치된 비트라인(BL)과, 셀 어레이 내에서 로우 방향으로 배치된 워드라인(WL)과, 비트라인(BL)과 워드라인(12)의 교차영역에서 게이트단이 워드라인(WL)에 결합되며, 드레인단이 비트라인(BL)에 결합되어 워드라인 구동신호에 의해 스위칭하는 셀 트랜지스터(CT)와, 데이터의 저장을 위해 셀 트랜지스터(CT)의 소스단과 접지(Vss)사이에 결합된 커패시터(C)로 구성된다. 1 is a circuit diagram illustrating a structure of a conventional DRAM unit cell. As shown in FIG. 1, a bit line BL arranged in a column direction in a cell array and a word line WL arranged in a row direction in a cell array are illustrated in FIG. And a cell transistor having a gate terminal coupled to the word line WL and a drain terminal coupled to the bit line BL at a cross region of the bit line BL and the word line 12 and switched by a word line driving signal. And a capacitor C coupled between the source terminal of the cell transistor CT and the ground Vss for storing data.
상기와 같이 구성된 종래의 DRAM 셀에서는 셀 트랜지스터(CT)의 PN접합 등에 누설전류가 발생함으로 인해서 커패시터(C)에 저장된 이진 데이터에 해당하는 전하량이 소멸되어 간다. In the conventional DRAM cell configured as described above, due to leakage current generated in the PN junction of the cell transistor CT, the amount of charge corresponding to the binary data stored in the capacitor C disappears.
따라서, 커패시터(C)에 저장된 이진 데이터를 지속적으로 유지시키기 위해서는 적절한 주기의 리프레시 동작를 반복적으로 수행함과 아울러 데이터 라이트시의 중간에도 리프레시 동작을 수행하여야 한다. Therefore, in order to continuously maintain the binary data stored in the capacitor C, the refresh operation of an appropriate period must be repeatedly performed and the refresh operation must be performed in the middle of data writing.
이러한 리프레시 동작은 DRAM 소자의 스탠바이 커런트를 증가시키는 역할을 하게 되며, 액세스 타임을 증가시켜 속도지연의 원인이 되기도 한다. 결국, 스토리지노드(SN) 점의 누설조건이 취약해지면, 리프레시 동작의 주기를 짧게 해야하므로, 소비전력소모 및 속도지연이 보다 증가하게 된다.Such a refresh operation increases the standby current of the DRAM device and increases the access time, which may cause a speed delay. As a result, when the leakage condition of the storage node (SN) becomes weak, the cycle of the refresh operation should be shortened, resulting in more power consumption and speed delay.
이는 DRAM 셀을 사용하는 모든 제품들의 현안의 문제이며, 특히 DRAM 셀을 사용하면서 특화된 제품으로 구현된 의사 에스램(Pseudo SRAM)과 같은 제품들은 엄격한 스팩(Spacification)을 충족시키는 데 큰 어려움을 겪고 있다.This is a problem for all products using DRAM cells, especially products such as Pseudo SRAM implemented with specialized products using DRAM cells are having a hard time meeting strict specifications. .
따라서, 본 발명은 상기 문제점을 해결하기 위해 셀 어레이의 스토리지노드 점마다 구비된 셀프-리프레시 기능을 수행하는 회로에 의해 스토리지노드 전위에 따라 개별 셀마다 셀 전하량의 감소를 보상하는 리프레시 기능을 수행하도록 함으로써, 개별 셀에 저장된 데이터의 소실을 방지하는 반도체 메모리 장치을 제공하는 데 그 목적이 있다. Accordingly, to solve the above problem, the present invention provides a refresh function that compensates for the reduction of the cell charge amount for each cell according to the storage node potential by a circuit performing a self-refresh function provided for each storage node point of the cell array. It is an object of the present invention to provide a semiconductor memory device which prevents the loss of data stored in individual cells.
상기 목적을 달성하기 위한 본 발명의 휘발성 반도체 메모리 장치는 컬럼 방향으로 배치된 복수의 비트라인;A volatile semiconductor memory device of the present invention for achieving the above object is a plurality of bit lines arranged in the column direction;
로우 방향으로 배치된 복수의 워드라인;A plurality of word lines arranged in a row direction;
상기 복수의 워드라인에 대응하여 게이트단이 결합되며, 상기 복수의 비트라인에 대응하여 드레인단이 결합되며, 복수의 스토리지노드에 대응하여 소스단이 결합된 복수의 스위칭 트랜지스터;A plurality of switching transistors having a gate terminal coupled to the plurality of word lines, a drain terminal coupled to the plurality of bit lines, and a source terminal coupled to the plurality of storage nodes;
상기 복수의 스토리지노드와 접지 사이에 결합된 복수의 커패시터; 및A plurality of capacitors coupled between the plurality of storage nodes and ground; And
상기 복수의 스토리지노드와 내부전원전압단 사이에 결합되며, 상기 복수의 스토리지노드의 전위 레벨에 따라 상기 복수의 커패시터의 손실 전하를 보상하는 복수의 리프레시 회로부를 구비하는 것을 특징으로 한다.And a plurality of refresh circuits coupled between the plurality of storage nodes and internal power supply voltage terminals, and configured to compensate for lost charges of the plurality of capacitors according to potential levels of the plurality of storage nodes.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 휘발성 반도체 장치의 셀 어레이 구조를 나타낸 회로도로서, 도시된 바와 같이, 컬럼 방향으로 배치된 복수의 비트라인(BL0~BLn)과, 워로우 방향으로 배치된 복수의 워드라인(WL0~WLn)와, 복수의 비트라인(BL0~BLn)과 복수의 워드라인(102)의 교차영역에 위치하며, 워드라인 구동신호에 의해 스위칭되는 복수의 셀 트랜지스터(CT)와, 데이터를 저장하기 위해 스토리지노드(SN)와 접지(VSS)사이에 결합된 복수의 커패시터(C)와, 내부전원전압단과 스토리지노드(SN) 사이에 결합된 복수의 리프레시 회로부(100)로 구성된다. FIG. 2 is a circuit diagram illustrating a cell array structure of a volatile semiconductor device according to an embodiment of the present invention. As shown in FIG. 2, a plurality of bit lines BL0 to BLn arranged in a column direction and a plurality of word lines arranged in a wolow direction are illustrated. A plurality of cell transistors CT and data which are located at the intersections of the WL0 to WLn, the plurality of bit lines BL0 to BLn, and the plurality of word lines 102 and are switched by word line driving signals, A plurality of capacitors C coupled between the storage node SN and the ground VSS and a plurality of refresh circuit units 100 coupled between the internal power supply voltage terminal and the storage node SN for storage.
복수의 셀 트랜지스터(CT)는 복수의 워드라인(WL0~WLn)에 대응하여 게이트단이 결합되며, 복수의 비트라인(BL0~BLn)에 대응하여 드레인단이 결합되며, 복수의 스토리지노드(SN)에 대응하여 소스단이 결합된다.In the cell transistors CT, gate terminals are coupled to the plurality of word lines WL0 to WLn, drain terminals are coupled to the plurality of bit lines BL0 to BLn, and a plurality of storage nodes SN are provided. The source stage is combined corresponding to
복수의 리프레시 회로부(100)는 복수의 스토리지노드(SN)의 전위 레벨에 따라 구동되어 내부전원전압단에서 공급되는 전하가 복수의 커패시터(C)에 충전되도록 전류통로를 형성하는 제 1전도형 모스 트랜지스터(NM)로 구성된다.The plurality of refresh circuit units 100 are driven according to potential levels of the plurality of storage nodes SN to form a current path to form a current path so that charges supplied from an internal power supply voltage terminal are charged to the plurality of capacitors C. FIG. It consists of a transistor NM.
제 1전도형 모스 트랜지스터(NM)의 문턱전압(Vt)은 단위 셀당 소모되는 스탠바이 커런트를 최소화 시키는 레벨로 결정되어지며, 본 발명의 실시예에 따라 내부전원전압(Vcore)의 절반 레벨 즉, Vcore/2이 되도록 설정되는 것이 바람직하다.The threshold voltage Vt of the first conductive MOS transistor NM is determined to minimize the standby current consumed per unit cell, and according to an embodiment of the present invention, half level of the internal power supply voltage Vcore, that is, Vcore. It is preferable that it is set to be / 2.
상기와 같이 구성된 본 발명에 따른 휘발성 반도체 장치의 동작을 설명하면 다음과 같다.The operation of the volatile semiconductor device according to the present invention configured as described above is as follows.
먼저, 첫 번째 셀의 데이터를 리드하기 위해서는 워드라인(WL0)에 워드라인 구동신호를 인가한다. 그러면, 셀 트랜지스터(CT)의 게이트단에 상기 워드라인 구동신호가 인가되어 셀 트랜지스터(CT)가 턴온된다. 이 때, 비트라인(BL0)은 프리챠지(Precharge)에 의해 내부전원전압(Vcore)의 절반 레벨로 충전된 상태가 된다. 이에 따라, 커패시터(C)에 저장된 전하가 스토리지노드(SN) 보다 전위 레벨이 낮은 비트라인(BL0)으로 방전된다. 이로써, 데이터의 리드 동작이 수행된다.First, in order to read the data of the first cell, a word line driving signal is applied to the word line WL0. Then, the word line driving signal is applied to the gate terminal of the cell transistor CT so that the cell transistor CT is turned on. At this time, the bit line BL0 is charged to the half level of the internal power supply voltage Vcore by precharge. Accordingly, the charge stored in the capacitor C is discharged to the bit line BL0 having a potential level lower than that of the storage node SN. In this way, a read operation of data is performed.
그 다음, 첫 번째 셀의 데이터를 라이트하기 위해서는 워드라인(WL0)에 상기 워드라인 구동신호를 인가하고, 비트라인(BL0)에 데이터 신호를 인가한다. 그러면, 워드라인(WL0)을 경유한 워드라인 구동신호가 셀 트랜지스터(CT)의 게이트단에 인가되므로, 셀 트랜지스터(CT)는 턴온 상태가 되고, 비트라인(BL0)은 이진 데이터에 해당하는 전하로 충전된다. 이에 따라, 비트라인에 충전된 전하가 셀 트랜지스터(CT)를 경유하여 커패시터(C)에 충전된다. 이로써, 데이터의 라이트 동작이 수행된다.Next, in order to write the data of the first cell, the word line driving signal is applied to the word line WL0 and the data signal is applied to the bit line BL0. Then, since the word line driving signal via the word line WL0 is applied to the gate terminal of the cell transistor CT, the cell transistor CT is turned on, and the bit line BL0 is a charge corresponding to binary data. Is charged. Accordingly, the charge charged in the bit line is charged in the capacitor C via the cell transistor CT. In this way, the data write operation is performed.
이와 같은 라이트 및 리드 동작을 수행하거나 스탠바이 상태일 때 스토리지노드(SN)의 누설 경로를 통해 복수의 커패시터(C)의 충전 전하가 방전됨에 따라 복수의 스토리지노드(SN)의 전위 레벨은 점점 감소하게 된다. As the charge and discharge of the plurality of capacitors C are discharged through the leakage path of the storage node SN while performing the write and read operations as described above, the potential levels of the plurality of storage nodes SN gradually decrease. do.
이 때, 복수의 스토리지노드(SN)의 전위 레벨이 내부전원전압(Vcore)의 절반 레벨 즉, Vcore/2 이하로 떨어지면, 복수의 리프레시 회로부(100) 마다 구비하고 있는 제 1전도형 모스 트랜지스터(NM)가 턴온되고, 복수의 커패시터(C)는 내부전원전압단에서 공급되는 전하로 충전된다.At this time, when the potential level of the plurality of storage nodes SN falls below the half level of the internal power supply voltage Vcore, that is, Vcore / 2 or less, the first conductive MOS transistors provided for each of the plurality of refresh circuit units 100 ( NM) is turned on, and the plurality of capacitors C are charged with the electric charge supplied from the internal power supply voltage terminal.
따라서, 복수의 스토리지노드(SN)의 전위가 원래의 이진 데이터에 대응하는 전위 레벨로 복원되는 셀프-리프레시 동작이 수행된다.Therefore, a self-refresh operation is performed in which the potentials of the plurality of storage nodes SN are restored to the potential level corresponding to the original binary data.
한편, 본 발명의 실시예에서는 데이터 라이트시 스토리지노드(SN)를 원하는 전위 레벨까지 올리지 않고, 스토리지노드(SN)의 전위를 제 1전도형 모스 트랜지스터(NM)의 문턱전압 보다 약간 높은 레벨 즉, Vcore/2+α까지만 높이게 되면, 제 1전도형 모스 트랜지스터(NM)의 구동에 의해 스토리지노드(SN)의 전위가 원하는 레벨까지 올라가게 된다.Meanwhile, in the embodiment of the present invention, the potential of the storage node SN is slightly higher than the threshold voltage of the first conductive MOS transistor NM, without raising the storage node SN to a desired potential level when data is written. When the voltage is increased to Vcore / 2 + α only, the potential of the storage node SN is raised to a desired level by driving the first conductive MOS transistor NM.
따라서, 본 발명의 실시예에서는 데이터 라이트시 스토리지노드(SN)의 전위 레벨에 따라 커패시터(C)의 충전이 신속히 이루어지므로, 데이터 라이트 시간이 줄어들게 된다. Therefore, in the embodiment of the present invention, since the charging of the capacitor C is performed quickly according to the potential level of the storage node SN during data writing, the data writing time is reduced.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.While specific embodiments of the present invention have been described and illustrated above, it will be apparent that the present invention may be modified and practiced by those skilled in the art. Such modified embodiments should not be individually understood from the technical spirit or the prospect of the present invention, but should fall within the claims appended to the present invention.
상술한 바와 같이, 본 발명은 셀 어레이의 스토리지노드 점마다 구비된 셀프-리프레시 기능을 수행하는 회로에 의해 외부의 회로에 의한 리프레시 없이 개별 셀마다 자체적인 리프레시 동작을 수행하게 되므로, 개별 셀에 저장된 데이터의 소실을 방지함과 아울러 리프레시 동작에 의한 스탠바이 커런트 레벨을 줄일 수 있고, 이로 인해 소비전력소모 및 속도지연이 감소되는 효과가 있다.As described above, the present invention performs a self-refresh operation for each individual cell without a refresh by an external circuit by a circuit that performs a self-refresh function provided for each storage node point of the cell array, thus stored in individual cells. In addition to preventing data loss, the standby current level caused by the refresh operation can be reduced, thereby reducing power consumption and speed delay.
또한, 본 발명은 스토리지 노드에서 방전되는 리키지 전류를 수시로 충당할 수 있으므로, 모든 셀 노드의 전위를 일정하게 유지할 수 있어 셀 특성 변화에 의한 수율감소를 억제시킬 수 있는 다른 효과가 있다.In addition, since the present invention can cover the leakage current discharged at the storage node from time to time, the potentials of all the cell nodes can be kept constant, and there is another effect of suppressing the decrease in yield due to the change in cell characteristics.
또한, 본 발명은 특정 스토리지노드에 데이터를 라이트할 때 해당 노드 점의 전위를 내부전원전압(Vcore)의 절반 레벨로 올려주면, 해당 리프레시 회로부의 리프레시 동작이 수행되므로, 데이터 라이트 타이밍이 줄어들게 되는 또 다른 효과가 있다. In addition, when the data is written to a specific storage node, if the potential of the node point is raised to half the level of the internal power supply voltage Vcore, the refresh operation of the refresh circuit unit is performed, thereby reducing the data write timing. It has a different effect.
도 1은 종래의 디램 단위 셀의 구성을 나타낸 회로도.1 is a circuit diagram showing the configuration of a conventional DRAM unit cell.
도 2는 본 발명에 따른 휘발성 반도체 장치의 셀 어레이 구조를 나타낸 회로도.2 is a circuit diagram showing a cell array structure of the volatile semiconductor device according to the present invention.
*도면의 주요부분에 대한 부호설명* Code descriptions for the main parts of the drawings
BL: 비트라인 WL:워드라인BL: Bitline WL: Wordline
CT: 셀 트랜지스터 C: 커패시터CT: cell transistor C: capacitor
SN: 스토리지노드 100: 리프레시 회로부SN: Storage Node 100: Refresh Circuit
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Family Applications (1)
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110526 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |