KR100494438B1 - Capacitor of semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 다층 유전막을 구비한 플랫 타입 커패시터 및 그 제조방법에 관한 것으로서, 이에 대한 특징적인 구성은, 하부전극과 제 1 금속배선 사이에 제 1 절연막으로 채워진 하부층 위로 제 2 절연막을 증착 형성하는 단계와; 상기 제 2 절연막에 대하여 상기 하부전극의 전극 형성 영역과 그 영역 외측으로 적어도 하나 이상의 확장시킨 영역을 포함한 트렌치를 형성하는 단계와; 상기 트렌치에 대하여 제 1 전극막과, 제 1 유전막, 제 2 전극막, 제 2 유전막 및 제 3 전극막을 순차적으로 증착 형성하는 단계와; 상기 제 2 절연막이 노출되도록 상부를 평탄하게 형성하는 단계와; 상기 제 2 절연막의 상부 전면에 대하여 제 3 절연막을 증착 형성하는 단계와; 상기 제 3 절연막의 상부로부터 상기 트렌치의 확장 영역을 채워 확장된 형상을 이루는 제 2 전극막의 확장부와 제 3 전극막과 하부전극에 대응하여 비아를 형성하는 단계 및 상기 하부전극과 제 3 전극막이 상호 연결되게 하고, 이에 대하여 상기 제 2 전극막을 구분하여 연결토록 각각의 비아와 접속하는 복수의 제 2 금속배선을 형성하는 단계로 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat capacitor having a multi-layer dielectric film and a method of manufacturing the same. A characteristic configuration thereof includes the steps of depositing and forming a second insulating film over a lower layer filled with a first insulating film between a lower electrode and a first metal wiring. Wow; Forming a trench including the electrode formation region of the lower electrode and at least one extended region outside the region with respect to the second insulating layer; Sequentially depositing a first electrode film, a first dielectric film, a second electrode film, a second dielectric film, and a third electrode film with respect to the trench; Forming an upper portion of the upper portion so that the second insulating layer is exposed; Depositing and forming a third insulating film on the entire upper surface of the second insulating film; Forming vias corresponding to the extended portions of the second electrode film, the third electrode film, and the lower electrode forming an extended shape by filling the extended region of the trench from an upper portion of the third insulating film; and the lower electrode and the third electrode film And forming a plurality of second metal wires connected to each of the vias so as to be connected to each other by separating the second electrode film.
Description
본 발명은 다층 유전막을 구비한 플랫 타입 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a flat capacitor having a multilayer dielectric film and a method of manufacturing the same.
일반적으로 반도체소자의 고집적화는 메모리 셀 또는 커패시터 영역 면적의 감소를 요구하고 있다. 이에 따른 단위 면적 대비 커패시턴스의 감소는 상대적으로 메모리 셀의 독출 능력 저하로 이어져 소프트에러율 증가와 회로의 부스팅(Boosting) 빈도(Frequency)를 증가시켜 전력 소모가 증대되는 문제를 갖는다. 한편, 커패시턴스를 증가시키기 위해 상기의 면적을 증가시키는 것은 상대적으로 칩 크기의 증가를 야기한다. 이에 따라 고집적 반도체소자는 단위 면적 대비 커패시턴스를 증가시키기 위한 구조로 형성할 것을 필요로 하고 있다.In general, high integration of semiconductor devices requires reduction of memory cell or capacitor area areas. As a result, the reduction in capacitance relative to the unit area leads to a relatively low readability of the memory cell, which increases the soft error rate and the boosting frequency of the circuit, thereby increasing power consumption. On the other hand, increasing the area to increase capacitance causes a relatively increase in chip size. Accordingly, the highly integrated semiconductor device needs to be formed in a structure for increasing capacitance with respect to the unit area.
여기서는 아날로그(Analog), RF&Mixed Signal, System-LSI 분야에 사용되는 플랫형 커패시터(Flat-type Capacitor)의 종래 기술 구성에 대하여 첨부된 도면을 참조하여 설명하기로 한다.Herein, the prior art configuration of a flat-type capacitor used in the fields of analog, RF & Mixed Signal, and System-LSI will be described with reference to the accompanying drawings.
종래 기술에 따른 플랫형 커패시터의 구성 중 먼저, 도 1의 구성을 참조하면, 하부전극(Bottom Electrode)(10)과 제 1 금속배선(12)이 배치 형성된 사이로 제 1 절연막(14)이 채워져 이루어진 하부층(15) 위로 제 2 절연막(IMD:Inter Metal Dielectric)(16)을 소정 두께로 증착 형성한다. 이후, 커패시터로 사용할 영역의 하부전극(10) 소정 부위가 노출되게 제 2 절연막(16)을 식각하여 트렌치(T)를 형성한다. 이어서, 트렌치(T)를 포함한 제 2 절연막(16)의 상부에 유전막(18)과 상부전극(20)막 및 에치스토핑 레이어(22)를 순차적으로 증착하고, 이들 막질층의 상부에 대하여 제 2 절연막(16)의 표면이 노출되는 정도로 화학적 기계적 폴리싱(CMP: chemical-mechanical polishing) 공정을 수행한다. 이에 따라 상술한 유전막(18)과 상부전극(20) 및 에치스토핑 레이어(22)층은 상술한 트렌치(T) 부위에 존재하고, 상부전극(20)은 제 2 절연막(16)의 트렌치(T) 부위 내에서 유전막(18)과 에치스토핑 레이어(22)에 덮여진 상태로 존재한다. 계속하여 제 2 절연막(16)의 상부로 제 3 절연막(24)을 증착하는 과정, 증착된 제 3 절연막(24)의 상부를 평탄화시키는 과정, 포토마스크를 이용하여 소망하는 부위에 대하여 비아홀을 형성하고 그 부위에 도전성 물질을 충전하여 비아(26)를 형성하는 과정 및 이를 통해 형성된 비아(26)의 상부에 제 2 금속배선(28)을 형성하는 과정을 순차적으로 진행함으로써 이루어진다. 이때 상술한 상부전극(20)에 대하여 형성되는 비아홀은 에치스토핑 레이어(22)에 의한 식각 선택비에 의해 제 1 금속배선(12) 또는 하부전극(10)에 대한 비아홀 형성과 함께 하나의 포토마스크를 이용한 단일 식각 공정으로 이루어진다.Referring to the configuration of FIG. 1, among the flat capacitors according to the related art, the first insulating layer 14 is filled between the bottom electrode 10 and the first metal wiring 12. A second insulating layer (IMD) 16 is deposited on the lower layer 15 to a predetermined thickness. Thereafter, the trench T is formed by etching the second insulating layer 16 to expose a predetermined portion of the lower electrode 10 of the region to be used as a capacitor. Subsequently, the dielectric film 18, the upper electrode 20 film, and the etch stopping layer 22 are sequentially deposited on the second insulating film 16 including the trenches T, and the upper portions of the film layers 2 A chemical mechanical polishing (CMP) process is performed to expose the surface of the insulating film 16. Accordingly, the above-described dielectric film 18, the upper electrode 20, and the etch stopping layer 22 layer are present in the trench T region, and the upper electrode 20 is formed in the trench of the second insulating film 16. T) is covered with the dielectric film 18 and the etch stopping layer 22 in the region. Subsequently, the third insulating film 24 is deposited on the second insulating film 16, the top of the deposited third insulating film 24 is planarized, and a via hole is formed in a desired portion using a photomask. And filling the conductive material in the portion to form the via 26 and forming the second metal wiring 28 on the via 26 formed thereon. In this case, the via hole formed with respect to the upper electrode 20 is formed by forming a via hole for the first metal wiring 12 or the lower electrode 10 by an etching selectivity by the etch stopping layer 22. It consists of a single etching process using a mask.
한편, 플랫형 커패시터의 다른 종래 기술 구성에 대하여 도 2를 참조함에 있어서, 도 1의 구성과 동일한 과정으로 이루어지는 것은 동일 부호를 부여하고, 그에 따른 상세한 설명은 생략하기로 한다.Meanwhile, referring to FIG. 2 for another conventional configuration of the flat capacitor, the same process as the configuration of FIG. 1 is given the same reference numeral, and detailed description thereof will be omitted.
도 2에 도시한 종래의 플랫형 커패시터 구성은, 하부전극(10)과 제 1 금속배선(12) 및 이들 사이의 제 1 절연막(14)으로 채워진 하부층(15) 위로 제 2 절연막(IMD:Inter Metal Dielectric)(16)을 증착 형성하고, 이 제 2 절연막(16) 중 커패시터로 사용할 영역에 대하여 식각하여 하부전극(10)이 노출되는 정도의 트렌치(T)를 형성한다. 이어서, 트렌치(T) 부위를 포함한 제 2 절연막(16)의 상부에 유전막(18)과 상부전극(20)을 순차적으로 증착하고, 그 상부에 대하여 제 2 절연막(16)의 표면이 노출되는 정도로 화학적 기계적 폴리싱(CMP) 공정을 수행한다. 이후, 제 2 절연막(16)의 상부 중 제 1 금속배선(12)과 하부전극(10)에 대응하는 부위에 포토마스크를 이용한 식각으로 비아홀을 형성하고, 이 비아홀에 도전성 물질을 충전하여 비아(30)를 형성한 후 이들 비아(30)와 상술한 상부전극(20) 상면에 대하여 포토마스크를 이용한 제 2 금속배선(32)을 형성하여 이루어진다.The conventional flat capacitor configuration shown in FIG. 2 has a second insulating film (IMD: Inter) over the lower layer 15 filled with the lower electrode 10, the first metal wiring 12, and the first insulating film 14 therebetween. The metal dielectric 16 is formed by deposition, and the trench T is formed to be etched by etching the region of the second insulating layer 16 to be used as a capacitor. Subsequently, the dielectric film 18 and the upper electrode 20 are sequentially deposited on the second insulating film 16 including the trench T, and the surface of the second insulating film 16 is exposed to the upper portion thereof. A chemical mechanical polishing (CMP) process is performed. Subsequently, a via hole is formed in the portion of the second insulating layer 16 corresponding to the first metal wiring 12 and the lower electrode 10 by etching using a photomask, and the via hole is filled with a conductive material. After the 30 is formed, the second metal wiring 32 using the photomask is formed on the vias 30 and the upper surface of the upper electrode 20 described above.
그러나, 도 1 또는 도 2에 도시한 커패시터 구성은, 비아홀 형성에 따른 포토마스크가 한 개 사용하는 것으로 그 제조에 따른 비용 절감이 있으나 상대적으로 단위 면적 대비 커패시턴스가 작아 메모리 셀의 독출능력의 저하로 이어져 소프트에러율이 증가하고, 단위 면적 대비 커패시턴스의 감소 및 회로의 부스팅 빈도의 증가 및 그에 따른 전력소모가 증대되는 등의 문제점을 갖는다.However, the capacitor shown in FIG. 1 or 2 uses one photomask according to via hole formation, which reduces the manufacturing cost, but has a relatively small capacitance per unit area. This results in an increase in the soft error rate, a reduction in the capacitance relative to the unit area, an increase in the boosting frequency of the circuit, and an increase in power consumption.
본 발명의 목적은, 상술한 종래 기술에 따른 요구 사항과 문제점을 해결하기 위한 것으로서, 저감으로 다층의 유전막 구조에 대하여 포토마스크의 수를 유지 또는 줄이며 단위 면적 대비 커패시턴스를 향상시키도록 하고, 포토마스크 수의 유지 및 저감을 통해 추가 비용을 줄이도록 함으로써 커패시턴스의 증가 대비 제조단가의 저감이 있도록 하는 반도체소자의 커패시터 및 그 제조방법을 제공함에 있다. An object of the present invention is to solve the requirements and problems according to the prior art described above, to reduce or maintain the number of photomasks for the multilayer dielectric film structure to improve the capacitance to unit area, and to increase the photomask The present invention provides a capacitor of a semiconductor device and a method of manufacturing the same to reduce the manufacturing cost compared to an increase in capacitance by reducing additional costs through maintenance and reduction of numbers.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 커패시터 제조방법은, 하부전극과 제 1 금속배선 사이에 제 1 절연막으로 채워진 하부층 위로 제 2 절연막을 증착 형성하는 단계와; 상기 제 2 절연막 상에 상기 하부전극의 소정 부위를 노출시키기 위한 트렌치와 상기 트렌치의 측부 영역을 확장시키는 적어도 하나 이상의 확장홈을 형성하는 단계와; 상기 확장홈을 포함한 상기 트렌치에 대하여 제 1 전극막, 제 1 유전막, 제 2 전극막, 제 2 유전막 및 제 3 전극막을 순차적으로 증착하는 단계와; 상기 제 2 절연막이 노출되도록 상부를 평탄하게 형성하는 단계와; 상기 제 2 절연막의 상부 전면에 대하여 제 3 절연막을 증착 형성하는 단계와; 상기 제 3 절연막의 상부로부터 상기 확장홈 영역의 제 2 전극막 부위와 제 3 전극막 부위 및 하부전극 각각에 대응하는 비아를 형성하는 단계; 및 상기 하부전극과 제 3 전극막을 상호 전기적으로 접속토록 하고, 이에 대하여 상기 제 2 전극막을 구분하여 연결토록 각각의 비아와 접속하는 복수의 제 2 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, comprising: depositing and forming a second insulating film on a lower layer filled with a first insulating film between a lower electrode and a first metal wiring; Forming a trench for exposing a predetermined portion of the lower electrode and at least one expansion groove extending the side region of the trench on the second insulating film; Sequentially depositing a first electrode film, a first dielectric film, a second electrode film, a second dielectric film, and a third electrode film on the trench including the extension groove; Forming an upper portion of the upper portion so that the second insulating layer is exposed; Depositing and forming a third insulating film on the entire upper surface of the second insulating film; Forming vias corresponding to each of the second electrode film portion, the third electrode film portion, and the lower electrode of the extended groove region from an upper portion of the third insulating film; And electrically connecting the lower electrode and the third electrode film to each other, and forming a plurality of second metal wires which separate the second electrode film and connect the respective vias to connect the vias. do.
또한, 상기 확장홈을 포함한 트렌치 영역에 대하여 상기 제 1 전극막, 제 1 유전막, 제 2 전극막, 제 2 유전막, 제 3 전극막을 순차적으로 증착 형성하는 과정에서, 상기 확장홈의 영역 크기는 적어도 상기 제 2 전극막이 침범하여 채워지게 하고, 상기 제 3 전극막의 침범을 방지하도록 상기 제 1 전극막, 제 1 유전막, 제 2 전극막 및 제 2 유전막의 증착 두께에 대비하여 설정하여 이루어질 수 있다.Further, in the process of sequentially depositing the first electrode film, the first dielectric film, the second electrode film, the second dielectric film, and the third electrode film with respect to the trench region including the expansion groove, the region size of the expansion groove is at least. The second electrode film may be infiltrated and filled, and the second electrode film may be set in preparation for deposition thicknesses of the first electrode film, the first dielectric film, the second electrode film, and the second dielectric film so as to prevent the third electrode film from being invaded.
그리고, 상기 제 2 절연막은 상기 제 3 전극막의 증착 이후의 평탄화 과정에서 상기 확장부를 포함한 트렌치 상에 제 3 전극막이 존재하는 이상의 두께를 이루도록 함이 바람직하다.The second insulating layer may be formed to have a thickness greater than or equal to that of the third electrode film on the trench including the extension part in the planarization process after the deposition of the third electrode film.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 커패시터는, 제 1 금속배선과 하부전극 사이에 제 1 절연막으로 채워 이루어진 하부층과; 상기 하부전극에 대응하여 영역 범위를 이루는 트렌치와 상기 트렌치의 측부를 따라 그 영역 범위를 확장시키는 적어도 하나 이상의 확장홈을 갖는 제 2 절연막과; 상기 확장홈을 포함한 트렌치 내부를 따라 증착하여 상기 하부전극과 접속하는 제 1 전극막과; 상기 제 1 전극막의 내부를 따라 증착하여 형성한 제 1 유전막과; 상기 제 1 유전막의 내부를 따라 증착하여 형성한 제 2 전극막과; 상기 제 2 전극막의 내부를 따라 증착하여 이루어지고, 상기 제 2 전극막과 더불어 상기 확장홈 영역을 매우는 제 2 유전막과; 상기 제 2 유전막 내부를 따라 증착하여 형성한 제 3 전극막과; 상기 확장부와 트렌치를 포함한 제 2 절연막 상부를 덮는 제 3 절연막과; 상기 제 3 절연막 상부로부터 상기 하부전극과 확장홈 영역의 제 2 전극막과 제 3 전극막에 각각 관통하여 접속하는 비아와; 상기 하부전극과 제 3 전극막이 상호 전기적으로 연결토록 하고, 상기 제 2 전극막을 구분하여 연결이 이루어지는 복수의 제 2 금속배선을 포함하여 이루어짐을 특징으로 한다.On the other hand, the capacitor of the semiconductor device according to the present invention for achieving the above object, the lower layer is filled with a first insulating film between the first metal wiring and the lower electrode; A second insulating film having a trench forming a region range corresponding to the lower electrode and at least one expansion groove extending along the side portion of the trench; A first electrode film deposited along the inside of the trench including the extension groove and connected to the lower electrode; A first dielectric film formed by depositing along the inside of the first electrode film; A second electrode film formed by depositing along the inside of the first dielectric film; A second dielectric layer formed by depositing along the inside of the second electrode layer and covering the extension groove region together with the second electrode layer; A third electrode film formed by depositing along the inside of the second dielectric film; A third insulating film covering an upper portion of the second insulating film including the extension portion and the trench; Vias penetrating from the upper portion of the third insulating film to the second electrode film and the third electrode film of the lower electrode and the extended groove region, respectively; The lower electrode and the third electrode film may be electrically connected to each other, and the plurality of second metal wires may be formed by separating the second electrode film.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체소자의 커패시터 제조방법은, 하부전극과 제 1 금속배선 사이에 제 1 절연막으로 채워진 하부층 위로 제 2 절연막을 증착 형성하는 단계와; 상기 제 2 절연막 상에 상기 하부전극의 소정 부위를 노출시키기 위한 트렌치와 상기 트렌치의 측부 영역을 확장시키는 적어도 하나 이상의 확장홈을 형성하는 단계와; 상기 확장홈을 포함한 상기 트렌치에 대하여 제 1 유전막, 제 1 전극막, 제 2 유전막 및 제 2 전극막을 순차적으로 증착하는 단계와; 상기 제 2 절연막이 노출되도록 상부를 평탄하게 형성하는 단계와; 상기 제 2 절연막의 상부 전면에 대하여 제 3 절연막을 증착 형성하는 단계와; 상기 제 3 절연막의 상부로부터 상기 확장홈 영역의 제 1 전극막 부위와 제 2 전극막 부위 및 하부전극 각각에 대응하는 비아를 형성하는 단계; 및 상기 하부전극과 제 2 전극막을 상호 전기적으로 접속토록 하고, 이에 대하여 상기 제 1 전극막을 구분하여 연결토록 각각의 비아와 접속하는 복수의 제 2 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In addition, a method of manufacturing a capacitor of a semiconductor device according to another embodiment of the present invention for achieving the above object comprises the steps of depositing and forming a second insulating film over the lower layer filled with the first insulating film between the lower electrode and the first metal wiring; Forming a trench for exposing a predetermined portion of the lower electrode and at least one expansion groove extending the side region of the trench on the second insulating film; Sequentially depositing a first dielectric film, a first electrode film, a second dielectric film, and a second electrode film on the trench including the extension groove; Forming an upper portion of the upper portion so that the second insulating layer is exposed; Depositing and forming a third insulating film on the entire upper surface of the second insulating film; Forming vias corresponding to each of the first electrode film portion, the second electrode film portion, and the lower electrode of the extended groove region from an upper portion of the third insulating film; And electrically connecting the lower electrode and the second electrode film to each other, and forming a plurality of second metal wires which separate the first electrode film and connect the respective vias to connect the vias. do.
그리고, 상기 확장홈을 포함한 트렌치 영역에 대하여 제 1 유전막, 제 1 전극막, 제 2 유전막, 제 2 전극막을 순차적으로 증착 형성하는 과정에서, 상기 확장홈의 영역 크기는 적어도 상기 제 1 전극막이 침범하여 채워지게 하고, 상기 제 2 전극막의 침범을 방지하도록 상기 제 1 유전막, 제 1 전극막 및 제 2 유전막의 증착 두께에 대비하여 설정하여 이루어질 수 있다.In the process of sequentially depositing the first dielectric film, the first electrode film, the second dielectric film, and the second electrode film with respect to the trench region including the extension grooves, the area of the extension grooves may be affected by at least the first electrode film. It may be made to be filled in order to be prepared in preparation for the deposition thickness of the first dielectric film, the first electrode film and the second dielectric film to prevent the invasion of the second electrode film.
이에 더하여 상기 제 2 절연막은 상기 제 2 전극막의 증착 이후의 평탄화 과정에서 상기 확장부를 포함한 트렌치 상에서 제 2 전극막이 존재하는 이상의 두께를 이루도록 함이 바람직하다.In addition, the second insulating layer may be formed to have a thickness greater than or equal to that of the second electrode film on the trench including the extension part in the planarization process after the deposition of the second electrode film.
한편, 상기 목적을 달성하기 위한 본 발명의 다른 구성에 따른 반도체소자의 커패시터는, 제 1 금속배선과 하부전극 사이에 제 1 절연막으로 채워 이루어진 하부층과; 상기 하부전극에 대응하여 영역 범위를 이루는 트렌치와 상기 트렌치의 측부를 따라 그 영역 범위를 확장시키는 적어도 하나 이상의 확장홈을 갖는 제 2 절연막과; 상기 확장홈을 포함한 트렌치 내부를 따라 증착하여 형성한 제 1 유전막과; 상기 제 1 유전막의 내부를 따라 증착하여 형성한 제 1 전극막과; 상기 제 1 전극막의 내부를 따라 증착하여 이루어지고, 상기 제 1 전극막과 더불어 상기 확장홈 영역을 매우는 제 2 유전막과; 상기 제 2 유전막 내부를 따라 증착하여 형성한 제 2 전극막과; 상기 확장부와 트렌치 부위를 포함한 제 2 절연막 상부를 덮는 제 3 절연막과; 상기 제 3 절연막 상부로부터 상기 하부전극과 확장홈 영역의 제 1 전극막과 제 2 전극막에 각각 관통하여 접속하는 비아와; 상기 하부전극과 제 2 전극막이 상호 전기적으로 연결토록 하고, 상기 제 1 전극막을 구분하여 연결이 이루어지는 복수의 제 2 금속배선을 포함하여 이루어짐을 특징으로 한다.On the other hand, a capacitor of a semiconductor device according to another configuration of the present invention for achieving the above object, the lower layer is filled with a first insulating film between the first metal wiring and the lower electrode; A second insulating film having a trench forming a region range corresponding to the lower electrode and at least one expansion groove extending along the side portion of the trench; A first dielectric layer formed by depositing along the inside of the trench including the extension groove; A first electrode film formed by depositing along the inside of the first dielectric film; A second dielectric film formed by depositing along the inside of the first electrode film and covering the extension groove region together with the first electrode film; A second electrode film formed by depositing along the inside of the second dielectric film; A third insulating film covering an upper portion of the second insulating film including the extension portion and the trench portion; Vias penetrating from the upper portion of the third insulating film to the first electrode film and the second electrode film in the extended groove region; The lower electrode and the second electrode film are electrically connected to each other, and the first electrode film is characterized in that it comprises a plurality of second metal wiring to be connected to each other.
이하, 본 발명의 실시예에 따른 반도체소자의 커패시터 및 그 제조방법에 대하여 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a capacitor and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 반도체소자의 커패시터 구성을 개략적으로 나타낸 단면도이고, 도 4a 내지 도 4e는 도 3에 도시한 반도체소자의 커패시터 제조 과정을 설명하기 위한 공정 단면도이며, 도 5는 도 4a 내지 도 4d에 도시한 확장부와 확장 영역을 설명하기 위한 부분 절취 평면도이며, 도 6은 본 발명에 따른 반도체소자의 커패시터 구성의 변형 실시예를 개략적으로 나타낸 단면도로서, 종래와 동일한 구성 부분에 대하여 동일한 부호를 부여하고, 그에 따른 상세한 설명은 생략하기로 한다.3 is a cross-sectional view schematically illustrating a capacitor configuration of a semiconductor device according to an exemplary embodiment of the present invention, and FIGS. 4A to 4E are cross-sectional views illustrating a process of manufacturing a capacitor of the semiconductor device shown in FIG. 3. 4A to 4D are partially cutaway plan views illustrating the expansion portion and the expansion region illustrated in FIGS. 4A to 4D, and FIG. 6 is a cross-sectional view schematically showing a modified embodiment of a capacitor configuration of a semiconductor device according to the present invention. The same reference numerals are given to the parts, and detailed description thereof will be omitted.
본 발명에 따른 반도체소자의 커패시터에 대하여 도 3에 도시한 구성과 그 제조과정을 도시한 도 4a 내지 도 4e를 참조하면, 하부전극(10)과 제 1 금속배선(12)이 배치된 사이에 제 1 절연막(14)이 채워진 하부층(15) 위로 제 2 절연막(40)을 소정 두께로 적층 형성한다. 여기서, 상술한 제 1 금속배선(12)과 하부전극(10)의 형성이 다마신 방법에 의해 이루어진 경우 제 2 절연막(40) 상부에 대한 평탄화 과정을 생략할 수 있으나, 제 1 금속배선(12)과 하부전극(10)이 다마신 방법이 아닌 일반적인 증착법으로 이루어진 경우에는 그 하부층 위로 적층한 제 2 절연막(40)의 상부를 화학적 기계적 폴리싱 등의 방법으로 평탄화시키는 작업을 진행한다. 이후 상부가 평탄하게 이루어진 제 2 절연막(40) 위에 소정 패턴 형상을 갖는 포토마스크(PR)를 위치시키고, 상술한 제 1 금속배선(12)과 하부전극(10)의 소정 부위에 대한 제 1 비아홀(Ha)과 하부전극(10) 중 전극 형성을 위한 소정 부위를 노출시키기 위한 트렌치(T') 및 이 트렌치(T')가 이루는 측부 영역을 보다 확장시키는 적어도 하나 이상의 확장홈(Va, Vb)을 식각 형성한다. 이때 형성되는 확장홈(Va, Vb)은, 도 4a와 도 4b에 도시한 바와 같이, 트렌치(T')의 측벽으로부터 그 확장 깊이(Va)와 확장 폭(Vb)을 이룬다.Referring to FIGS. 4A to 4E illustrating the capacitor and the manufacturing process of FIG. 3 with respect to the capacitor of the semiconductor device according to the present invention, between the lower electrode 10 and the first metal wiring 12 are disposed. The second insulating film 40 is stacked to a predetermined thickness on the lower layer 15 filled with the first insulating film 14. Here, when the above-described first metal wiring 12 and the lower electrode 10 are formed by the damascene method, the planarization process for the upper portion of the second insulating film 40 may be omitted, but the first metal wiring 12 may be omitted. ) And the lower electrode 10 are made of a general deposition method instead of the damascene method, the operation of planarizing the upper part of the second insulating film 40 stacked on the lower layer is performed by chemical mechanical polishing or the like. Thereafter, the photomask PR having a predetermined pattern shape is positioned on the second insulating layer 40 having a flat upper surface, and a first via hole for a predetermined portion of the first metal wiring 12 and the lower electrode 10 described above. A trench T 'for exposing a predetermined portion for forming an electrode among Ha and the lower electrode 10, and at least one expansion groove Va and Vb for further extending side regions formed by the trench T'. Etch it. The expansion grooves Va and Vb formed at this time form the expansion depth Va and the expansion width Vb from the sidewalls of the trench T ', as shown in FIGS. 4A and 4B.
상술한 진행에 이어서, 도 4c에 도시한 바와 같이, 제 2 절연막(40)의 상부로부터 도전성 물질을 증착하여 이 도전성 물질이 상술한 제 1 비아홀(Ha)을 채워 제 1 비아(42a)를 형성하고, 이때 증착되는 도전성 물질은 복수 확장홈(Va, Vb)을 포함한 트렌치(T) 내부 및 제 2 절연막(40) 상부에서 소정의 증착 두께를 갖는 제 1 전극막(42b)을 이룬다. 이렇게 증착시킨 도전성 물질은 비아홀 내에서 공극이 없도록 할 것과 확장홈(Va, Vb)을 포함한 트렌치(T')의 내부 영역을 축소시키는 정도로 증착될 것을 필요로 한다. 계속하여 상술한 도전성 물질막 즉, 제 1 전극막(42b) 위에는 제 1 유전막(44), 제 2 전극막(46), 제 2 유전막(48) 및 상부전극으로서의 제 3 전극막(50)을 순차적으로 적층 형성한다. 이렇게 증착되는 막질 중 확장홈(Va, Vb)에서의 제 1 유전막(44)은 제 1 전극막(42b)에 이어 그 영역을 축소시키는 정도로 적어도 이후에 증착되는 제 2 전극막(46) 또는 제 2 전극막(46)과 더불어 제 2 유전막(48)에 의해 채워질 수 있는 영역을 확보하고, 이에 더하여 상술한 제 2 전극막(46) 또는 제 2 유전막(48)은 제 3 전극막(50)이 확장홈(Va, Vb) 영역으로부터 이격된 위치에 있도록 그 내부를 충분히 채우도록 한다. 이렇게 상술한 각 막질의 증착이 이루어지면, 이들 상부를 화학적 기계적 폴리싱하여 제 2 절연막(40)의 상부가 노출되게 평탄화시키고, 이에 따라 상술한 확장홈(Va, Vb) 상에는 제 1 전극막(42b), 제 1 유전막(44), 제 2 전극막(46) 및 제 2 유전막(48)으로 채워진 형상을 이루며, 특히 제 2 전극막(46)은 확장홈(Va, Vb) 영역에서 넓은 영역 범위를 차지하는 확장부(Vc)를 이룬다. 그리고, 제 3 전극막(50)은 상술한 제 1 전극막(42b), 제 1 유전막(44), 제 2 전극막(46) 및 제 2 유전막(48)에 의해 축소된 트렌치(T')의 영역 범위 내에 존재하며, 결코 상술한 확장홈(Va, Vb) 영역 내부를 침범하지 않는 정도로 상부로부터 노출된 상태를 이룬다.Subsequently, as shown in FIG. 4C, a conductive material is deposited from the upper portion of the second insulating film 40 to fill the first via hole Ha described above to form the first via 42a. In this case, the deposited conductive material forms a first electrode film 42b having a predetermined deposition thickness in the trench T including the plurality of expansion grooves Va and Vb and on the second insulating film 40. The deposited conductive material is required to be free of voids in the via hole and to be deposited to such an extent that the inner region of the trench T 'including the extension grooves Va and Vb is reduced. Subsequently, the first dielectric film 44, the second electrode film 46, the second dielectric film 48, and the third electrode film 50 as the upper electrode are disposed on the aforementioned conductive material film, that is, the first electrode film 42b. Lamination is formed sequentially. The first dielectric film 44 in the expansion grooves Va and Vb of the deposited film material is at least subsequently deposited so as to reduce the region after the first electrode film 42b. In addition to the second electrode film 46, a region that may be filled by the second dielectric film 48 may be secured. In addition, the second electrode film 46 or the second dielectric film 48 may include the third electrode film 50. The inside of the expansion grooves Va and Vb is sufficiently filled so as to be spaced apart from each other. When the above-described deposition of each film is performed, these upper portions are chemically mechanically polished to planarize the upper portions of the second insulating layers 40 to be exposed, and thus the first electrode layers 42b are formed on the above-described expansion grooves Va and Vb. ), The first dielectric layer 44, the second electrode layer 46, and the second dielectric layer 48 are formed to be filled in a shape. In particular, the second electrode layer 46 has a wide range in the expansion grooves Va and Vb. It forms an extension (Vc) that occupies. The third electrode film 50 may have a trench T ′ reduced by the first electrode film 42b, the first dielectric film 44, the second electrode film 46, and the second dielectric film 48. It exists in the area range of and is exposed from the top to the extent that it never invades the inside of the above-mentioned expansion grooves Va and Vb areas.
한편, 상술한 바와 같이, 제 2 절연막(40)에 대한 평탄화 과정이 이루어지면, 도 4d에 도시한 바와 같이, 그 위로 제 3 절연막(52)을 증착하고, 이 제 3 절연막(52)의 상면에 대하여 다시 평탄화 과정이 이루어지며, 그 위로 포토마스크를 이용하여 식각함으로써 상술한 제 1 금속배선(12)과 하부전극(10)에 대응하는 제 1 비아(42a)들과 제 2 전극막(46)의 확장부(Vc) 및 제 3 전극막(50)에 대응하여 제 2 비아홀(Hb, Hb')을 형성한다. 이때 상술한 제 2 전극막(46)의 확장부(Vc)에 대응하는 제 2 비아홀(Hb') 형상은, 도 5에 도시한 바와 같이, 확장부(Vc) 형상에 대응하도록 그 확장된 방향으로 길이(Vd)를 갖는 장방형 형상으로 형성하며, 이것은 이후의 제 2 비아(54a) 형성을 통한 전기적 접속 효율을 높이기 위한 것이다.Meanwhile, as described above, when the planarization process for the second insulating film 40 is performed, as shown in FIG. 4D, the third insulating film 52 is deposited thereon, and the top surface of the third insulating film 52 is formed. The planarization process is performed again, and the first vias 42a and the second electrode layer 46 corresponding to the first metal wiring 12 and the lower electrode 10 are etched using the photomask. The second via holes Hb and Hb 'are formed in correspondence with the expansion portion Vc and the third electrode film 50. At this time, the shape of the second via hole Hb 'corresponding to the expanded portion Vc of the second electrode film 46 described above is extended in a direction corresponding to the expanded portion Vc shape as illustrated in FIG. 5. As a result, it is formed into a rectangular shape having a length Vd, which is intended to increase the electrical connection efficiency through the subsequent formation of the second via 54a.
이후, 도 4e에 도시한 바와 같이, 상술한 각 제 2 비아홀(Hb, Hb')에 대하여 통상의 도전성 물질로 채움으로써 제 2 비아(54, 54a)를 형성하고, 제 3 절연막(52)의 상부로 노출되는 비아(54, 54a)에 대하여 제 3 금속배선(56)을 연결하는 것을 포함하여 이루어진다.Thereafter, as shown in FIG. 4E, the second vias 54 and 54a are formed by filling the respective second via holes Hb and Hb 'with the usual conductive material, and the third insulating film 52 And connecting the third metal wiring 56 to the vias 54 and 54a exposed to the top.
여기서, 제 2 절연막(40) 상에 형성한 제 1 비아홀(Ha)은, 이후의 제 2 비아(54, 54a) 형성을 위한 제 2 비아홀(Hb)과의 정렬 및 그 접속의 효율성을 높이도록 보다 넓은 영역 범위로 형성할 것과 제 1 전극막(42b)의 증착 과정에서 동시에 충전될 수 있도록 함이 요구된다. 이를 위해서는, 도 4b에 도시한 바와 같이, 상술한 제 1 비아홀(Ha)을 형성하는 과정에서 제 1 비아홀(Ha)의 측부를 요철 형상을 이루도록 하여 이루어질 수 있다. 이에 따라 상술한 제 2 비아홀(Hb, Hb')의 형성은 제 1 비아(42a)의 상부에 정상적으로 형성될 수 있는 것이다. 이에 대한 다른 방법으로는, 도 6에 도시한 바와 같이, 제 3 절연막(52)을 증착하기 전의 제 2 절연막(40) 상에 노출되는 비아(42a) 상부에 대하여 이후의 제 3 절연막(52) 상부로부터 형성되는 비아(54)의 전기적 연결 효율을 높이도록 비아패드(58)를 더 형성하여 이루어질 수도 있다.In this case, the first via hole Ha formed on the second insulating film 40 may be aligned with the second via hole Hb for the subsequent formation of the second vias 54 and 54a so as to increase the efficiency of the connection thereof. It is required to form a wider area range and to be able to simultaneously charge in the deposition process of the first electrode film 42b. To this end, as shown in FIG. 4B, in the process of forming the above-mentioned first via hole Ha, the side portion of the first via hole Ha may be formed to have an uneven shape. Accordingly, the above-described second via holes Hb and Hb 'may be normally formed on the first via 42a. Alternatively, as shown in FIG. 6, the third insulating film 52 subsequent to the upper portion of the via 42a exposed on the second insulating film 40 before the third insulating film 52 is deposited. The via pads 58 may be further formed to increase the electrical connection efficiency of the vias 54 formed from the top.
한편, 제 1 금속배선(12)과 하부전극(10)의 소정 부위에 대응하는 제 1 비아(42a)들과 제 1 전극막(42b)을 이루는 재질은 티타늄(Ti)/질화티타늄(TiN)/텅스텐(W) 또는 티타늄(Ti)/질화티타늄(TiN)/텅스텐(W)/질화티타늄(TiN) 중에서 선택한 것을 사용하고, 이러한 물질막 중 티타늄(Ti)/질화티타늄(TiN)의 두께는 50∼800Å의 범위로 증착이 이루어지도록 하며, 텅스텐(W)의 두께는 800∼3000Å의 범위로 증착이 이루어지도록 함이 바람직하다.Meanwhile, a material forming the first via 42a and the first electrode layer 42b corresponding to a predetermined portion of the first metal wire 12 and the lower electrode 10 is titanium (Ti) / titanium nitride (TiN). / Tungsten (W) or titanium (Ti) / titanium nitride (TiN) / tungsten (W) / titanium nitride (TiN) is used, the thickness of the titanium (Ti) / titanium nitride (TiN) of the material film The deposition is performed in the range of 50 to 800 kPa, and the thickness of tungsten (W) is preferably to be deposited in the range of 800 to 3000 kPa.
또한, 제 1 금속배선(12)에 대응하여 제 2 절연막(40) 상부로 노출되는 비아(42a) 부위에 비아패드(58)를 형성한 것을 포함하여 상술한 제 1 금속배선(12), 제 2 금속배선(56), 비아패드(58), 제 1 전극막(42b), 제 2 전극막(46) 및 제 3 전극막(50)은 각각 도핑한 폴리실리콘(Doped Poly-Si), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 질화티타늄(TiN), 질화탄탈(TaN), 질화텅스텐(WN), 알루미늄(Al), 구리(Cu), 류테늄(RU), 백금(Pt), 이리듐(Ir) 중 어느 하나 이상을 조합한 물질을 사용하여 이루어질 수 있다. 그리고, 상술한 막질 중 제 2 전극막(46)과 제 3 전극막(50)은 질화티타늄(TiN), 텅스텐(W) 중에서 적어도 하나 이상을 조합한 것으로 사용함이 효과적이다. 이에 더하여 상술한 각 막질 형성은 각각 화학기상증착(CVD), 물리기상증착(PVD), 원자층성장(Atomic Layer Deposition; ALD) or 전기도금법(Electroplating) 중 어느 하나의 방법을 선택하여 이루어질 수 있고, 제 1 금속배선(12), 제 2 금속배선(56), 제 3 금속배선(58), 제 1 전극막(42b), 제 2 전극막(46) 및 제 3 전극막(50)들의 형성은 25~500℃ 온도 범위에서 진행하여 이루어진다. 이에 더하여 상술한 제 1 유전막(44)과 제 2 유전막(48)은 SiO2, Si3N4, Ta2O5, Al2O3, HfO2, La2O3, PrO2, ZnO2, BST, PZT, ST 중 어느 하나 이상을 조합한 재질의 것으로 이루어진다.The first metal wire 12 and the first metal wire 12 and the second metal wire 12 may include a via pad 58 formed at a portion of the via 42a exposed to the upper portion of the second insulating layer 40 in correspondence with the first metal wire 12. 2 The metal wiring 56, the via pad 58, the first electrode film 42b, the second electrode film 46, and the third electrode film 50 are doped poly-Si and titanium, respectively. (Ti), tantalum (Ta), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), tungsten nitride (WN), aluminum (Al), copper (Cu), ruthenium (RU), platinum ( Pt), iridium (Ir) can be made using a combination of materials. In addition, the second electrode film 46 and the third electrode film 50 in the above-described film material may be used in combination of at least one of titanium nitride (TiN) and tungsten (W). In addition, the above-described film formation may be performed by selecting one of chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and electroplating. , Forming the first metal wiring 12, the second metal wiring 56, the third metal wiring 58, the first electrode film 42b, the second electrode film 46, and the third electrode film 50. Is carried out in a temperature range of 25 ~ 500 ℃. In addition, the first dielectric film 44 and the second dielectric film 48 described above are made of a material combining one or more of SiO 2, Si 3 N 4, Ta 2 O 5, Al 2 O 3, HfO 2, La 2 O 3, PrO 2, ZnO 2, BST, PZT, and ST. .
한편, 본 발명의 다른 실시예에 따른 반도체소자의 커패시터에 대하여 도 7a 내지 도 7d를 참조하면, 하부전극(10) 상부의 전극 형성을 위한 영역 범위에 대하여 상술한 도 4a 또는 도 4b의 도면 설명에서와 같이, 적어도 하나 이상 확장홈(Va, Vb)을 갖는 트렌치(T')를 형성하고, 이 트렌치(T') 내부를 포함한 제 2 절연막(60) 전면에 대하여 제 1 유전막(62)을 증착 형성한다. 또한, 상술한 확장홈(Va, Vb) 영역을 포함한 트렌치(T') 영역 내에는 제 1 유전막(44)에 의해 축소된 내벽 형상을 따라 소정 두께의 제 1 전극막(64), 제 2 유전막(66) 및 제 2 전극막(68)을 순차적으로 증착을 하고, 그 상부를 화학적 기계적 폴리싱을 포함한 평탄화 과정을 통해 제 2 절연막(60)이 노출되는 정도로 이들 각 막질은 확장홈(Va, Vb) 영역을 포함한 트렌치(T') 영역 내에서 그 상부가 평탄한 면을 이룬다. 이때 상술한 트렌치(T')의 확장홈(Va, Vb) 영역은 적어도 제 2 유전막(48)의 증착 과정에서 완전히 채워지게 하여 이후에 증착되는 제 2 전극막(68)이 상술한 확장홈(Va, Vb) 영역으로부터 이격되어 있도록 확장홈(Va, Vb)의 디자인 룰을 설정하고, 또 제 1 유전막(62), 제 1 전극막(64) 및 제 2 유전막(66)의 증착 두께를 제한하여 이루어진다. 여기서, 상술한 확장홈(Va, Vb) 상에 있는 제 1 전극막(64)은 확장홈(Va, Vb)의 내부를 채워 상부로부터의 평면 형상이 보다 넓은 면적의 확장부(Vc)를 이룬다. 이후, 평탄화 과정을 거친 제 2 절연막(60) 위로 제 3 절연막(70)을 적층 형성하고, 이 제 3 절연막(70)의 상부로부터 상술한 제 1 전극막(64)의 확장부(Vc)와 제 2 전극막(68) 및 하부전극(10)에 대응하여 각각 비아홀을 형성하고, 이어 비아홀에 도전성 물질을 채움으로써 비아(72)를 형성하며, 제 2 절연막(60) 상부로 노출된 비아(72)의 상부에 대응하여 각각의 제 2 금속배선(74)을 구비한 구성으로 이루어진다. 또한, 상술한 제 2 금속배선(74) 중 제 2 전극막(68)과 하부전극(10)에 대응하는 비아(72)는 소정의 제 2 금속배선(74)에 의해 상호 전기적 연결이 이루어지고, 상술한 제 1 전극막(64)에 대응하는 것은 다른 제 2 금속배선(74)과 구분하여 전기적 연결이 이루어진다.Meanwhile, referring to FIGS. 7A to 7D of a capacitor of a semiconductor device according to another exemplary embodiment of the present disclosure, the drawing of FIG. 4A or FIG. 4B will be described with reference to a region range for forming an electrode on the lower electrode 10. As shown in FIG. 2, trenches T ′ having at least one extension groove Va and Vb may be formed, and the first dielectric layer 62 may be formed on the entire surface of the second insulating layer 60 including the trenches T ′. Vapor deposition. Further, in the trench T 'region including the above-described extended grooves Va and Vb, the first electrode film 64 and the second dielectric film having a predetermined thickness along the inner wall shape reduced by the first dielectric film 44. 66 and the second electrode film 68 are sequentially deposited, and the upper and lower portions of the second electrode film 68 are exposed to the grooves Va and Vb to the extent that the second insulating film 60 is exposed through a planarization process including chemical mechanical polishing. The upper part of the trench T 'includes a flat area. In this case, the above-described extended grooves Va and Vb of the trench T 'are completely filled at least in the deposition process of the second dielectric film 48 so that the second electrode film 68 to be deposited thereafter is expanded as described above. The design rules of the extension grooves Va and Vb are set so as to be spaced apart from the Va and Vb regions, and the deposition thicknesses of the first dielectric layer 62, the first electrode layer 64, and the second dielectric layer 66 are limited. It is done by Here, the first electrode film 64 on the above-described expansion grooves Va and Vb fills the interior of the expansion grooves Va and Vb to form the expansion portion Vc having a larger planar shape from the top. . Subsequently, a third insulating film 70 is stacked on the second insulating film 60 that has undergone the planarization process, and the extended portion Vc of the first electrode film 64 described above is formed from the upper portion of the third insulating film 70. Vias are formed in correspondence with the second electrode film 68 and the lower electrode 10, and vias 72 are formed by filling a conductive material in the via holes, and the vias exposed to the second insulating layer 60. Comprising an upper portion of 72, each of the second metal wiring 74 is provided with a configuration. In addition, the via 72 corresponding to the second electrode film 68 and the lower electrode 10 among the above-described second metal wires 74 may be electrically connected to each other by a predetermined second metal wire 74. In addition, the first electrode layer 64 corresponding to the above-described electrical connection is made separately from the other second metal wiring 74.
한편, 비아(72) 형성에 있어서, 트렌치(T')의 확장홈(Va, Vb) 영역에 있는 제 1 전극막(64)의 형상에 대응하는 것은 보다 넓은 접촉면적을 이루도록 그 확장된 형상과 그 방향으로 너비를 갖는 장방형 형상을 이루도록 함이 바람직하다.On the other hand, in the formation of the via 72, the shape corresponding to the shape of the first electrode film 64 in the extended grooves Va and Vb of the trench T 'is defined by the extended shape so as to form a wider contact area. It is desirable to achieve a rectangular shape having a width in that direction.
그리고, 상술한 비아(72)의 형성은, 제 1 금속배선(12)과 하부전극(10)에 비교하여 제 1 전극막(64)의 확장부(Vc)와 제 2 전극막(68)에 대한 비아홀 형성 깊이와 다르게 하기 위하여 제 2 전극막(68)의 증착 이후에 그 상부에 에치스토핑 레이어(도시 안됨)를 더 형성토록 하고, 제 1 전극막(64)의 재질은 상술한 제 3 절연막(70)과 제 2 절연막(60)에 비교하여 식각 선택비를 갖도록 구성하여 이루어질 수 있는 것이다.The via 72 described above is formed in the extended portion Vc and the second electrode film 68 of the first electrode film 64 in comparison with the first metal wiring 12 and the lower electrode 10. An etching stopping layer (not shown) is further formed on the upper portion of the second electrode film 68 after the deposition of the second electrode film 68 so as to be different from the depth of the formation of the via hole. The material of the first electrode film 64 may be the third material described above. It may be configured to have an etching selectivity compared to the insulating film 70 and the second insulating film 60.
따라서, 이상에서 살펴본 바와 같이, 본 발명에 의하면, 포토마스크의 추가 없이 다층의 유전막 구조를 형성함과 동시에 단위 면적 대비 커패시턴스가 증대가 이루어져 커패시턴스 증대 대비 포토마스크 개수의 감소가 이루어져 추가 비용이 저감되어 제조단가가 저감되는 경제적인 이점과 메모리 셀의 독출능력이 향상될 뿐 아니라 소프트에러율과 회로의 부스팅 빈도 및 그에 따른 전력소모가 저감되는 효과가 있다.Therefore, as described above, according to the present invention, the multilayer dielectric film structure is added without the addition of the photomask, and the capacitance is increased with respect to the unit area, thereby reducing the number of photomasks compared to the capacitance increase, thereby reducing additional costs. The economic advantages of reduced manufacturing cost and the readability of the memory cell are improved, as well as the soft error rate, the boosting frequency of the circuit, and the power consumption.
본 발명은 구체적인 실시예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it will be apparent to those skilled in the art that modifications and variations can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
도 1은 종래 기술에 따른 반도체소자의 커패시터 구성을 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing a capacitor configuration of a semiconductor device according to the prior art.
도 2는 종래 기술에 따른 다른 구조의 반도체소자의 커패시터 구성을 개략적으로 나타낸 단면도이다.2 is a cross-sectional view schematically showing a capacitor configuration of a semiconductor device having another structure according to the prior art.
도 3은 본 발명의 일 실시예에 따른 반도체소자의 커패시터 구성을 개략적으로 나타낸 단면도이다.3 is a cross-sectional view schematically showing a capacitor configuration of a semiconductor device according to an embodiment of the present invention.
도 4a 내지 도 4e는 도 3에 도시한 반도체소자의 커패시터 제조방법을 설명하기 위한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of manufacturing a capacitor of the semiconductor device illustrated in FIG. 3.
도 5는 도 3에 도시한 확장부에 대한 비아의 연결 관계를 설명하기 위한 부분 절취 평면 구성도이다.FIG. 5 is a partial cutaway plan view for explaining a connection relationship of vias with respect to the extension illustrated in FIG. 3.
도 6은 본 발명의 변형 실시예에 따른 반도체소자의 커패시터 구성을 개략적으로 나타낸 단면도이다.6 is a cross-sectional view schematically illustrating a capacitor configuration of a semiconductor device according to a modified embodiment of the present invention.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 반도체소자의 커패시터 구성 및 그 제조과정을 설명하기 위한 공정 단면도이다.7A to 7D are cross-sectional views illustrating a capacitor configuration of a semiconductor device and a manufacturing process thereof according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings
10: 하부전극 12: 제 1 금속배선10: lower electrode 12: first metal wiring
14: 제 1 절연막 16, 40: 제 2 절연막14: first insulating film 16, 40: second insulating film
18, 44, 48: 유전막 20: 상부전극18, 44, 48: dielectric film 20: upper electrode
22: 에치스토핑 레이어 24, 52: 제 3 절연막22: etch stop layer 24, 52: third insulating film
26, 30, 42a, 54, 60: 비아 28, 32, 56: 제 2 금속배선26, 30, 42a, 54, 60: vias 28, 32, 56: second metal wiring
42: 제 1 전극막 44: 제 1 유전막42: first electrode film 44: first dielectric film
46: 제 2 전극막 50: 제 3 전극막46: second electrode film 50: third electrode film
58: 제 3 금속배선58: third metal wiring
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