KR100494323B1 - 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법에 관한 것으로, 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록에 단순한 논리 수단만을 추가하여 출력 모드에 따라 폭이 조절된 데이터를 메인 앰프 블록에서 자체적으로 출력하고 각각의 출력 신호가 하나의 출력핀으로만 전달되도록 함으로써, 레이아웃 상으로 출력핀 부근에서 차지했던 멀티플레서의 면적을 줄이고, 메인 앰프 블록에서 출력된 데이터의 로딩 부담을 줄여 회로의 동작 속도를 증가시킬 수 있는 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법가 개시된다.
Description
본 발명은 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법에 관한 것으로, 특히 데이터의 비트 수와 출력 버퍼의 수에 따라 데이터 입출력 라인과 데이터 출력 버퍼 사이의 경로를 분배해주는 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법에 관한 것이다.
메모리 소자에 있어서, 메모리에 저장된 데이터를 빠르고 안전하게 전달하기 위한 증폭기가 있는데, 이를 메인 앰프(Main amp)라 한다. 메인 앰프의 출력은 글로벌 입출력 라인(Global Input/Output Line)을 통해 전달되는데, 데이터의 폭에 따라 메인 앰프와 글로벌 입출력(이하, 'gio'라 함) 라인의 개수가 결정된다.
한편, 데이터 폭이 16비트인 경우, 출력 핀(DQ pin)을 16개 사용하는 x16 모드에서는 데이터를 출력하는데 문제가 없다. 하지만, 출력 핀을 8개만 사용하는 x8 모드나 4개만 사용하는 x4 모드에서는 여러 개의 gio 신호가 하나의 출력 핀을 통해 출력되어야 한다. 따라서, 여러 개의 gio 신호 중에서 어느 하나를 선택적으로 출력하기 위하여 다중 선택기가 필요하다. 즉, 출력 모드(예를 들면, x16, x8 또는 x4)에 따라 다중 선택기에 의해 어느 하나의 gio 라인이 선택되어 출력 핀을 통해 데이터가 출력된다.
도 1은 종래 기술에서 메인 앰프 블록의 출력단과 멀티플렉서의 입력단의 접속 관계를 설명하기 위한 회로도이다.
도 1을 참조하면, 메인 앰프 블록(110)에는 메모리 셀에 저장된 데이터를 판별하여 출력하는 다수의 입출력 센스앰프(iosa1 내지 iosa15)가 포함되며, 입출력 센스앰프(iosa1 내지 iosa15)의 출력 신호는 출력 핀들(DQ1 내지 DQ15)마다 구비된 래치 수단(141 내지 156)에 저장되고 출력 핀들(DQ1 내지 DQ15)을 통해 칩 외부로 출력된다.
이때, 출력 모드에 따라 사용되는 핀과 사용되지 않는 핀으로 나누어지고 사용되는 핀들을 통해 출력되고, 각 출력 핀(DQ0 내지 DQ15)에 접속된 래치 수단들(141 내지 156)의 동작 여부가 결정되어 출력 데이터의 폭(예를 들면, 비트 수)이 결정된다.
즉, x16 모드 시에는 16개의 출력 핀들(DQ0 내지 DQ15)이 모두 사용되며 16개의 출력 핀들을 통해 16비트의 데이터가 그대로 출력된다.
한편, x8 모드 시에는 8개의 출력 핀만이 사용되며, 16개의 출력 핀(DQ0 내지 DQ15) 중에서 8개의 출력 핀(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)을 통해 8비트의 폭으로 데이터가 출력된다. 또한, x4 모드 시에는 4개의 출력 핀만만이 사용되며, 16개의 데이터 출력 핀들(DQ0 내지 DQ15)중에서 4개의 출력 핀(예를 들면, DQ2, DQ6, DQ9, DQ13)을 통해 4비트의 폭으로 데이터가 출력된다.
결국, 출력 모드에 따라 x4 모드 시에는 4개의 출력 핀들(예를 들면, DQ2, DQ6, DQ9, DQ13)을 통해 16비트의 데이터를 모두 출력시키고, x8 모드 시에는 8개의 출력 핀들(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)을 통해 16비트의 데이터를 모두 출력시켜야 하므로, 하나의 출력 핀에 적어도 하나 이상의 입출력 센스앰프의 출력 단자가 전기적으로 연결되어야 한다. 하지만, 하나의 출력 핀에 하나 이상의 입출력 센스앰프의 출력 단자가 직접 연결되면 오류가 발생되므로, 이를 방지하기 위하여 멀티플렉서를 이용하여 선택 신호(예를 들면, 어드레스 신호)에 의해 선택된 하나의 입출력 센스앰프의 출력 단자만을 하나의 출력 핀에 전기적으로 연결시킨다.
구체적으로 예를 들면 다음과 같다.
먼저, x16 모드와 x8 모드 시에만 사용되는 제1 출력 핀(DQ0)으로는, 2x1용 제1 멀티플렉서(121)로 입력된 제1 및 제8 입출력 센스앰프(iosa0 및 iosa7)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
모든 출력 모드(x16 모드, x8 모드 및 x4 모드)에서 사용되는 제3 출력 핀(DQ2)으로는, 4x1용 제2 멀티플렉서(122)로 입력된 제3 내지 제6 입출력 센스앰프(iosa2 내지 iosa6)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
x16 모드 및 x8 모드 시에만 사용되는 제5 출력 핀(DQ4)으로는, 2x1용 제3 멀티플렉서(123)로 입력된 제4 및 제5 입출력 센스앰프(iosa3 및 iosa4)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
모든 출력 모드에서 사용되는 제7 출력 핀(DQ6)으로는, 4x1용 제4 멀티플렉서(124)로 입력된 제1, 제2, 제7 및 제8 입출력 센스앰프(iosa0, iosa1, iosa6 및 iosa7)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
모든 출력 모드에서 사용되는 제10 출력 핀(DQ9)으로는, 4x1용 제5 멀티플렉서(125)로 입력된 제9, 제10, 제15 및 제16 입출력 센스앰프(iosa8, iosa9, iosa14 및 iosa15)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
x16 모드 및 x8 모드 시에만 사용되는 제12 출력 핀(DQ11)으로는, 2x1용 제6 멀티플렉서(126)로 입력된 제12 및 제13 입출력 센스앰프(iosa11 및 iosa12)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
모든 출력 모드에서 사용되는 제14 출력 핀(DQ13)으로는, 4x1용 제7 멀티플렉서(127)로 입력된 제11 내지 제14 입출력 센스앰프(iosa10 내지 iosa13)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
x16 모드 및 x8 모드 시에만 사용되는 제16 출력 핀(DQ15)으로는, 2x1용 제8 멀티플렉서(128)로 입력된 제9 및 제16 입출력 센스앰프(iosa8 및 iosa15)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.
그리고, x8 모드나 x4 모드에서는 사용되지 않고 x16 모드 시에만 사용하는 8개의 출력 핀들(예를 들면, DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12, DQ14)로는, 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 제1 내지 제8 스위칭 수단(131 내지 138)을 통해, 그에 대응하는 제2, 제4, 제6, 제8, 제9, 제11, 제13 및 제15 입출력 센스앰프(iosa1, iosa3, iosa5, iosa7, iosa8, iosa10, iosa12 및 iosa14)의 출력 신호를 출력한다.
상기의 동작을 통해, 출력 모드에 따라 입출력 센스앰프의 출력들이 어떠한 출력 핀을 통하여 출력되는지를 표로 나타내면 다음과 같다.
| x16 모드 | x8 모드 | x4 모드 | |
| 제1 입출력 센스앰프(iosa0) | 제1 출력 핀(DQ0) | 제1 출력 핀(DQ0) | 제7 출력 핀(DQ6) |
| 제2 입출력 센스앰프(iosa1) | 제2 출력 핀(DQ1) | 제7 출력 핀(DQ6) | 제7 출력 핀(DQ6) |
| 제3 입출력 센스앰프(iosa2) | 제3 출력 핀(DQ2) | 제3 출력 핀(DQ2) | 제3 출력 핀(DQ2) |
| 제4 입출력 센스앰프(iosa3) | 제4 출력 핀(DQ3) | 제5 출력 핀(DQ4) | 제3 출력 핀(DQ2) |
| 제5 입출력 센스앰프(iosa4) | 제5 출력 핀(DQ4) | 제5 출력 핀(DQ4) | 제3 출력 핀(DQ2) |
| 제6 입출력 센스앰프(iosa5) | 제6 출력 핀(DQ5) | 제3 출력 핀(DQ2) | 제3 출력 핀(DQ2) |
| 제7 입출력 센스앰프(iosa6) | 제7 출력 핀(DQ6) | 제7 출력 핀(DQ6) | 제7 출력 핀(DQ6) |
| 제8 입출력 센스앰프(iosa7) | 제8 출력 핀(DQ7) | 제1 출력 핀(DQ0) | 제7 출력 핀(DQ6) |
| 제9 입출력 센스앰프(iosa8) | 제9 출력 핀(DQ8) | 제16 출력 핀(DQ15) | 제10 출력 핀(DQ9) |
| 제10 입출력 센스앰프(iosa9) | 제10 출력 핀(DQ9) | 제10 출력 핀(DQ9) | 제10 출력 핀(DQ9) |
| 제11 입출력 센스앰프(iosa10) | 제11 출력 핀(DQ10) | 제14 출력 핀(DQ13) | 제14 출력 핀(DQ13) |
| 제12 입출력 센스앰프(iosa11) | 제12 출력 핀(DQ11) | 제12 출력 핀(DQ11) | 제14 출력 핀(DQ13) |
| 제13 입출력 센스앰프(iosa12) | 제13 출력 핀(DQ12) | 제12 출력 핀(DQ11) | 제14 출력 핀(DQ13) |
| 제14 입출력 센스앰프(iosa13) | 제14 출력 핀(DQ13) | 제14 출력 핀(DQ13) | 제14 출력 핀(DQ13) |
| 제15 입출력 센스앰프(iosa14) | 제15 출력 핀(DQ14) | 제10 출력 핀(DQ9) | 제10 출력 핀(DQ9) |
| 제16 입출력 센스앰프(iosa15) | 제16 출력 핀(DQ15) | 제16 출력 핀(DQ15) | 제10 출력 핀(DQ9) |
상기의 내용을 살펴보면, 어떠한 경우에는 입출력 센스 앰프(예를 들면, 제4 입출력 센스앰프)의 출력 단자가 2개의 다중 선택기(예를 들면, 제2 및 제3 다중 선택기)와 하나의 스위칭 수단(예를 들면, 제2 스위칭 수단)의 입력 단자로 연결된다. 이 경우, 입출력 센스 앰프와 연결된 글로벌 입출력(Global Input/Output; gio) 라인의 로딩(Loading)이 증가하여 gio 라인을 통해 전달되는 데이터의 속도가 저하되는 문제점이 발생된다.
한편, 다중 선택기는 4x1 멀티플렉서나 2x1 멀티플렉서로 구현되는데, 도 2에서와 같이, 4x1 멀티플렉서는 외부에서 입력되는 선택 신호(gayBD<0:3>)에 따라 동작하는 4개의 패스 게이트(PG0 내지 PG3)를 포함하며, 4개의 입력 신호(gio<0> 내지 gio<3>) 중에서 외부로부터 입력되는 선택 신호(gayBD<0:3>)에 따라 하나만을 출력한다. 예를 들면, 4개의 입력신호(gio<0> 내지 gio<3>)는 도 1에서 설명한 입출력 센스앰프의 출력 신호가 될 수 있으며, 선택 신호(gayBD<0:3>)는 어드레스 신호, 출력 모드에 관한 제어 신호 또는 이들이 논리조합된 신호가 될 수 있다. 이때, 멀티플렉서로 입력되는 선택 신호의 타이밍 스큐(Timing skew)를 정확하게 맞추는 것이 매우 중요하다.
그리고, 상기의 구조에서는 멀티플렉서로 구현되는 다중 선택기의 개수가 많아 회로의 집적도를 높이는데 어려움이 많다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록에 단순한 논리 수단만을 추가하여 출력 모드에 따라 폭이 조절된 데이터를 메인 앰프 블록에서 자체적으로 출력하고 각각의 출력 신호가 하나의 출력핀으로만 전달되도록 함으로써, 레이아웃 상으로 출력핀 부근에서 차지했던 멀티플레서의 면적을 줄이고, 메인 앰프 블록에서 출력된 데이터의 로딩 부담을 줄여 회로의 동작 속도를 증가시킬 수 있는 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 그룹으로 이루어지며, 각 그룹은 적어도 4개의 입출력 센스 앰프로 구성되고, 각 그룹의 입출력 센스 앰프는 제1, 제2 또는 제3 데이터 출력 모드에 따라 선택 신호에 의해 인에이블 되어 메모리 셀에 저장된 데이터를 출력하는 입출력 센스 앰프 블록과, 제1 데이터 출력 모드에 따라 각 그룹에서 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제1 데이터 출력 모드 신호에 따라 출력하는 제1 출력부와, 제2 데이터 출력 모드에 따라 각 그룹에서 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제2 데이터 출력 모드 신호에 따라 출력하는 제2 출력부, 및 제3 데이터 출력 모드에 따라 각 그룹에서 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제3 데이터 출력 모드 신호에 따라 출력하는 제3 출력부를 포함한다.
상기에서, 입출력 센스앰프 중 선택 신호에 의해 선택되지 않은 입출력 센스앰프는 제2 또는 제3 출력부의 동작에 영향을 주지 않는 레벨의 신호를 발생시킨다.
제1 출력부는 제1 데이터 출력 모드 신호에 따라 다수의 입출력 센스앰프의 출력신호들을 전송하는 다수의 제1 패스 게이트를 포함한다.
제2 출력부는 4개의 입출력 센스앰프 중 선택 신호에 의해 선택된 2개의 입출력 센스앰프의 출력신호만을 출력하는 다수의 다중 선택부를 포함한다. 이때, 다중 선택부는, 제2 데이터 출력 모드 신호에 따라 동작하며, 4개의 입출력 센스앰프에 포함된 제1 및 제2 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호를 출력하는 제1 논리 수단, 및 제2 데이터 출력 모드 신호에 따라 동작하며, 4개의 입출력 센스앰프에 포함된 제3 및 제4 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호를 출력하는 제2 논리 수단을 포함한다.
또 다른 실시예의 제2 출력부는, 제4 및 제5 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제1 논리 수단과, 제3 및 제6 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제2 논리 수단과, 제2 및 제7 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제3 논리 수단과, 제1 및 제8 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제4 논리 수단과, 제12 및 제13 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제5 논리 수단과, 제11 및 제14 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제6 논리 수단과, 제10 및 제15 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제7 논리 수단, 및 제9 및 제16 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제8 논리 수단을 포함하며, 제1 내지 제8 논리 수단은 제2 데이터 출력 모드 신호에 따라 동작한다.
이때, 논리 수단은 제2 데이터 출력 모드 신호에 따라 선택 신호에 의해 선택된 입출력 센스앰프의 출력 신호를 출력하는 난드 게이트와, 난드 게이트의 출력을 반전시키는 인버터, 및 제2 데이터 출력 모드 신호에 따라 인버터의 출력 신호를 출력하는 제2 패스 게이트를 포함한다.
제3 출력부는 4개의 입출력 센스앰프 중 선택 신호에 의해 선택된 하나의 입출력 센스앰프의 출력신호만을 출력하는 다수의 다중 선택부를 포함한다. 이때, 다중 선택부는, 제3 데이터 출력 모드 신호에 따라 동작하며, 4개의 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호를 출력하는 논리 수단을 포함한다.
또 다른 실시예의 제3 출력부는, 제3 내지 제6 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제1 논리 수단과, 제1, 제2, 제7 및 제8 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제2 논리 수단과, 제11 내지 제14 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제3 논리 수단, 및 제9, 제10, 제15 및 제16 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제4 논리 수단을 포함하며, 제1 내지 제4 논리 수단은 제3 데이터 출력 모드 신호에 따라 동작한다.
논리 수단은 제3 데이터 출력 모드 신호에 따라 선택 신호에 의해 선택된 입출력 센스앰프의 출력 신호를 출력하는 난드 게이트와, 난드 게이트의 출력을 반전시키는 인버터, 및 제3 데이터 출력 모드 신호에 따라 인버터의 출력 신호를 출력하는 제3 패스 게이트를 포함한다.
한편, 상기에서 제1 출력부의 출력 신호들은 전체 출력 핀을 통해 각각 출력되고, 제2 출력부의 출력 신호들은 전체 출력 핀 중 제1 출력 핀 그룹을 통해 출력되고, 제3 출력부의 출력 신호들은 제1 출력 핀 그룹 중 제2 출력 핀 그룹을 통해 출력된다.
전체 출력 핀에는 제1, 제2 또는 제3 데이터 출력 모드 신호에 따라 동작하는 다수의 패스 게이트들이 각각 접속되며, 다수의 패스 게이트들 중 제1 출력핀 그룹에 접속된 패스 게이트들은 제2 데이터 출력 모드 신호에 따라 동작하고, 그 중 제2 출력핀 그룹에 접속된 패스 게이트들은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀에 접속된 패스 게이트들은 제1 데이터 출력 모드 신호에 따라 동작하여, 제1, 제2 또는 제3 출력부의 출력 신호를 출력 핀으로 전달한다.
다수의 패스 게이트와 출력 핀들 사이에 접속된 다수의 래치 수단들이 더 포함될 수 있다. 래치 수단들 중 제1 출력핀 그룹에 접속된 래치 수단들은 제1 및 제2 데이터 출력 모드 시에 제1 또는 제2 데이터 출력 모드 신호에 따라 동작하고, 그 중 제2 출력핀 그룹에 접속된 래치 수단들은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀에 접속된 래치 수단들은 제1 데이터 출력 모드 신호에 따라 제1 데이터 출력 모드 시에만 동작하여, 제1, 제2 또는 제3 출력부의 출력 신호를 저장하고 출력핀으로 전달한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 방법은 메모리 어레이로부터의 데이터를 출력하기 위해 제공된 다수의 입출력 센스 앰프를 4개씩 그룹핑하고 제1, 제2, 또는 제3 데이터 출력 모드에 따라 각 그룹의 입출력 센스앰프들이 선택적으로 인에이블되도록 하는 단계와, 각 그룹에서 인에이블된 입출력 센스앰프들의 각 출력을 제1, 제2, 또는 제3 데이터 출력 모드에 따라 출력하는 단계를 포함한다.
제1 데이터 출력 모드 시에는 각 그룹마다 모든 입출력 센스 앰프가 인에이블되어 데이터가 x16 모드로 출력된다.
제2 데이터 출력 모드 시에는 각 그룹마다 4개의 입출력 센스 앰 프 중에서 2개의 입출력 센스 앰프가 인에이블되어 데이터가 x8 모드로 출력된다.
제3 데이터 출력 모드 시에는 각 그룹마다 4개의 입출력 센스 앰 프 중에서 1개의 입출력 센스 앰프가 인에이블되어 데이터가 x4 모드로 출력된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 4는 도 3a에 도시된 메인 앰프 블록의 실시예를 설명하기 위한 상세 회로도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록(300)은 다수의 입출력 센스앰프(iosa0 내지 iosa15)와, 제1 출력부(310), 제2 출력부(320) 및 제3 출력부(330)를 포함한다.
상기에서, 입출력 센스앰프들(iosa0 내지 iosa15)은 로컬 입출력 라인(lio<0:15> 내지 liob<0:15>)을 통해 메모리 셀에 저장된 데이터를 판별하여 출력한다. 한편, 입출력 센스앰프들(iosa0 내지 iosa15)은 출력 모드(x16 모드, x8 모드 또는 x4 모드)에 따라 선택 신호(gayBD<0:3>)에 의해 데이터의 출력 여부가 결정된다. 예를 들어, 출력 모드가 데이터의 출력폭이 16비트인 x16 모드(이하, '제1 데이터 출력 모드'라 함)인 경우에는, 선택 신호에 의해 모든 입출력 센스앰프(iosa0 내지 iosa15)가 데이터를 출력한다. 데이터의 출력폭이 8비트인 x8 모드(이하, '제2 데이터 출력 모드'라 함)인 경우에는, 선택 신호에 의해 8개의 입출력 센스앰프만이 데이터를 출력하며, 나머지 입출력 센스앰프들은 출력 단자에 접속된 회로의 동작에 영향을 주지 않는 레벨의 신호를 출력한다. 데이터의 출력폭이 4비트인 x4 모드(이하, '제3 데이터 출력 모드'라 함)인 경우에는, 선택 신호에 의해 4개의 입출력 센스앰프만이 데이터를 출력하며, 나머지 입출력 센스앰프들은 출력 단자에 접속된 회로의 동작에 영향을 주지 않는 레벨의 신호를 출력한다. 이때, 선택 신호는 어드레스 신호가 될 수도 있으며, 입출력 센스앰프들은 선택 신호에 따라 데이터를 출력하는 순서가 차례로 변한다.
제1 출력부(310)는 제1 데이터 출력 모드 신호(x16)에 따라 동작하며, 제1 데이터 출력 모드 시 다수의 입출력 센스앰프(iosa0 내지 iosa15)의 출력신호들을 전체 출력핀(DQ0 내지 DQ15)으로 각각 전송한다. 이로써, 제1 데이터 출력 모드 시 메모리 셀에 저장된 데이터가 제1 출력부(310)를 통해 16비트로 출력된다.
이러한 제1 출력부(310)는, 예로써 도 3a 및 도 4에 도시된 바와 같이, 제1 데이터 출력 모드 신호(x16)에 따라 구동되는 패스 게이트들(310a 내지 310p)을 제1 내지 제16 입출력 센스앰프(iosa0 내지 iosa15)의 출력 단자에 각각 접속하는 방법으로 구현할 수 있다.
제2 출력부(320)는 제2 데이터 출력 모드 신호(x8)에 따라 동작하며, 제2 데이터 출력 모드 시 다수의 입출력 센스앰프들(iosa0 내지 iosa15) 중 선택 신호(예를 들면, 도 4의 gayBD<0:3>)에 따라 선택된 8개의 입출력 센스앰프의 출력 신호만을 제1 출력핀 그룹(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)으로 각각 전송한다. 이로써, 제2 데이터 출력 모드 시 메모리 셀에 저장된 데이터가 제2 출력부(320)를 통해 8비트로 출력된다.
이러한 제2 출력부(320)는, 도 3a 및 도 4에서와 같이, 제2 데이터 출력 모드 신호(x8)에 따라 구동되며 4개의 입출력 센스앰프마다 선택 신호(gayBD<0:3>)에 의해 선택된 2개의 입출력 센스앰프의 출력신호만을 선별하여 제1 출력핀 그룹(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 해당 출력핀으로 전달하는 제1 다중 선택부(321 내지 324)를 이용하여 구현할 수 있다.
구체적인 실시예로써, 제1 다중 선택부(예를 들면, 321)는 2개의 논리 수단(321a 및 321b)으로 구현할 수 있다. 여기서, 제1 논리 수단(321a)은 인에이블 신호로 입력되는 제2 데이터 출력 모드 신호(x8)와, 4개의 입출력 센스앰프(iosa2 내지 iosa5) 중 선택 신호(gayBD<0:3>)에 의해 선택된 제4 또는 제5 입출력 센스앰프(iosa3 및 iosa4)의 출력 신호를 논리 조합하여 출력한다. 제2 논리 수단(321b)은 인에이블 신호로 입력되는 제2 데이터 출력 모드 신호(x8)와, 4개의 입출력 센스앰프(iosa2 내지 iosa5) 중 선택 신호(gayBD<0:3>)에 의해 선택된 제3 또는 제6 입출력 센스앰프(iosa2 및 iosa5)의 출력 신호를 논리 조합하여 출력한다.
한편, 이러한 논리 수단(예를 들면, 321a)은 입출력 센스앰프(예를 들면, iosa3 및 iosa4)의 출력 신호와 제2 데이터 출력 모드 신호(x8)가 입력되는 난드 게이트(N321a)와, 난드 게이트(N321a)의 출력을 반전시키는 인버터(I321a), 및 제2 데이터 출력 모드 신호(x8)에 따라 인버터(I321a)의 출력 신호를 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 어느 하나의 핀으로 전달하는 제2 패스 게이트(P321a)를 이용하여 구현할 수 있다.
제2 출력부(320)의 동작 설명은 다음과 같다.
제2 데이터 출력 모드(x8 모드) 시 제4 및 제5 입출력 센스앰프(iosa3 및 iosa4)의 경우 선택 신호에 의해 하나의 입출력 센스앰프(예를 들면, iosa3)가 선택되면, 선택된 입출력 센스앰프(iosa3)는 메모리 셀에 저장된 데이터를 출력하고, 선택되지 않은 입출력 센스앰프(iosa4)는 하이 레벨의 신호를 출력한다. 이때, 제1 다중 선택부(321a)의 난드 게이트(N321a)는 제2 데이터 출력 모드 신호(x8)에 의해 인에이블되고, 제5 입출력 센스앰프(iosa4)의 하이 레벨 신호에 상관없이 제4 입출력 센스앰프(iosa3)의 데이터를 반전시켜 출력한다. 반전된 데이터는 인버터(I321a)에 의해 원래 데이터로 다시 반전된다. 인버터(I321a)에 의해 복구된 데이터는, 제2 데이터 출력 모드 신호(x8)에 의해 동작하는 제2 패스 게이트(P321a)를 통해 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 어느 하나의 출력핀(예를 들면, DQ4)으로 전달된다. 이러한 동작을 통해, 선택 신호에 의 선택된 나머지 입출력 센스앰프로부터 출력되는 데이터들도 나머지 다중 선택부들(322a 내지 324a, 321b 내지 324b)을 통해 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 어느 하나의 핀으로 각각 전달된다. 이로써, 제2 데이터 출력 모드 신호(x8)에 의해 8비트의 데이터가 출력된다.
제3 출력부(330)는 제3 데이터 출력 모드 신호(x4)에 따라 동작하며, 제3 데이터 출력 모드 시 다수의 입출력 센스앰프들(iosa0 내지 iosa15) 중 선택 신호에 따라 선택된 4개의 입출력 센스앰프의 출력 신호만을 제2 출력핀 그룹(예를 들면, DQ2, DQ6, DQ9, DQ13)으로 각각 전송한다. 이로써, 제3 데이터 출력 모드 시 제3 출력부(330)를 통해 메모리 셀에 저장된 데이터가 4비트로 출력된다.
이러한 제3 출력부(330)는, 도 3a에서와 같이, 제3 데이터 출력 모드 신호에 따라 구동되며 4개의 입출력 센스앰프마다 선택 신호에 의해 선택된 1개의 입출력 센스앰프의 출력신호만을 선별하여 제2 출력핀 그룹(예를 들면, DQ2, DQ6, DQ9, DQ13)으로 전달하는 제2 다중 선택부들(331 내지 33d)을 이용하여 구현할 수 있다.
구체적인 실시예로써, 제2 다중 선택부(예를 들면, 331)는 1개의 논리 수단으로 구현할 수 있다. 여기서, 제1 논리 수단(도 4의 331)은 인에이블 신호로 입력되는 제3 데이터 출력 모드 신호(x4)와, 4개의 입출력 센스앰프(iosa2 내지 iosa5) 중 선택 신호(gayBD<0:3>)에 의해 선택된 하나의 입출력 센스앰프의 출력 신호를 논리 조합하여 출력한다.
한편, 이러한 논리 수단은 입출력 센스앰프(예를 들면, iosa2 내지 iosa5)의 출력 신호와 제3 데이터 출력 모드 신호(x4)가 입력되는 난드 게이트(N331)와, 난드 게이트(N331)의 출력을 반전시키는 인버터(I331), 및 제3 데이터 출력 모드 신호(x4)에 따라 인버터(I331)의 출력 신호를 제2 출력핀 그룹(예를 들면, DQ2, DQ6, DQ9, DQ13) 중 어느 하나의 핀으로 전달하는 제3 패스 게이트(P331)를 이용하여 구현할 수 있다.
제3 출력부(330)의 동작 설명은 다음과 같다.
제3 데이터 출력 모드(x4 모드) 시 제3 내지 제6 입출력 센스앰프(iosa2 및 iosa5)의 경우 선택 신호에 의해 하나의 입출력 센스앰프(예를 들면, iosa2)가 선택되면 선택된 입출력 센스앰프(iosa2)는 메모리 셀에 저장된 데이터를 출력하고, 선택되지 않은 입출력 센스앰프(iosa3 내지 iosa5)는 하이 레벨의 신호를 출력한다. 이때, 제2 다중 선택부(331)의 난드 게이트(N331)는 제3 데이터 출력 모드 신호(x4)에 의해 인에이블되고, 제4 내지 제6 입출력 센스앰프(iosa3 내지 iosa5)의 하이 레벨 신호에 상관없이 제3 입출력 센스앰프(iosa2)의 데이터를 반전시켜 출력한다. 반전된 데이터는 인버터(I331)에 의해 원래 데이터로 다시 반전된다. 인버터(I331)에 의해 복구된 데이터는, 제3 데이터 출력 모드 신호(x4)에 의해 동작하는 제3 패스 게이트(P331)를 통해 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13) 중 어느 하나의 출력핀(DQ2)으로 전달된다. 이러한 동작을 통해, 선택 신호에 의해 선택된 나머지 입출력 센스앰프로부터 출력되는 데이터들도 나머지 다중 선택부들(332 내지 33d)을 통해 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13) 중 어느 하나의 핀으로 각각 전달된다. 이로써, 제3 데이터 출력 모드 신호(x4)에 의해 4비트의 데이터가 출력된다.
이렇듯, 메인 앰프 블록(300)에 포함된 제1 출력부(310), 제2 출력부(320) 또는 제3 출력부(330)로부터 출력된 데이터는 각각 출력 모드에 맞는 폭으로 해당 출력핀 그룹을 통해 외부로 출력된다.
이때, 도 3b를 참조하면, 출력 모드 신호(x16, x8 또는 x4)에 따라 동작하는 래치 수단(350a 내지 350p)을 출력핀(DQ0 내지 DQ15)에 각각 접속하여, 출력 모드에 따라 제1, 제2 또는 제3 출력부(310, 302 또는 330)로부터 출력된 데이터를 래치하고 출력 모드에 맞게 출력핀을 통해 외부로 출력시킬 수 있다.
이러한 래치 수단(350a 내지 350p)들 중 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)에 접속된 래치 수단들(350a, 350c, 350e, 350g, 350j, 350l, 350n 및 350p)은 제2 데이터 출력 모드 시에 제2 데이터 출력 모드 신호(x8)에 따라 동작한다. 제1 출력핀 그룹 중 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13)에 접속된 래치 수단들(350c, 350g, 350j 및 350n)은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀(DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12 및 DQ14)에 접속된 래치 수단들(350b, 350d, 350f, 350h, 350i, 350k, 350m, 350o)은 제1 데이터 출력 모드 신호(x16)에 따라 상기 제1 데이터 출력 모드 시에만 동작한다. 상기의 래치 수단(350a 내지 350p)을 통해, 각 출력 모드 마다 데이터는 사용되는 출력핀으로만 출력되고, 사용되지 않는 출력핀들은 플로팅 상태가 된다.
한편, 메인 앰프 블록과 래치 수단들(350a 내지 350p) 사이에는, 메인 앰프 블록에서 출력되는 데이터들의 동기를 맞춰주기 위하여, 출력 모드 신호에 따라 동작하는 제4 패스 게이트들(340a 내지 340p)을 각각 설치할 수도 있다.
이때, 제4 패스 게이트들(340a 내지 340p) 중 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)에 접속된 제4 패스 게이트들(340a, 340c, 340e, 340g, 340j, 340l, 340n 및 340p)은 제2 데이터 출력 모드 시에 제2 데이터 출력 모드 신호(x8)에 따라 동작하고, 그 중 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13)에 접속된 제4 패스 게이트들(340c, 340g, 340j 및 340n)은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀(DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12 및 DQ14)에 접속된 제4 패스 게이트들(340b, 340d, 340f, 340h, 340i, 340k, 340m, 340o)은 제1 데이터 출력 모드 신호(x16)에 따라 제1 데이터 출력 모드 시에만 동작하여, 제1, 제2 또는 제3 출력부(310, 320 또는 330)의 출력 신호를 전달한다. 상기의 래치 수단(340a 내지 340p)을 통해, 각 출력 모드 마다 사용되는 출력핀에 접속된 래치 수단으로만 데이터가 전달되고, 사용되지 않는 출력핀에 접속된 래치 수단으로는 데이터가 전달되지 않는다.
상술한 바와 같이, 본 발명은 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록에 단순한 논리 수단만을 추가함으로써, 출력 모드에 따라 데이터 폭을 메인 앰프 블록에서 자체적으로 조절하여 출력할 수 있다. 따라서, 종래에 출력핀에 설치되었던 멀티플렉서들을 생략할 수 있기 때문에, 레이아웃 상으로 출력핀 부근에서 차지했던 멀티플레서의 면적을 줄일 수 있다.
또한, 종래에는 메인 앰프 불록에서 출력된 데이터가 많게는 두개의 멀티플렉서와 하나의 패스 게이트로 전달되기 때문에 데이터의 로딩(Loading) 부담으로 인하여 데이터의 전달 속도가 저하되었다. 하지만, 본 발명에서는 메인 앰프 블록에서 출력된 데이터가 하나의 출력핀으로만 전달되기 때문에, 데이터의 로딩 부담을 줄여 회로의 동작 속도를 증가시킬 수 있다.
도 1은 종래 기술에서 메인 앰프 블록의 출력단과 멀티플렉서의 입력단의 접속 관계를 설명하기 위한 회로도이다.
도 2는 4x1 멀티플렉서의 동작을 설명하기 위한 내부 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 4는 도 3a에 도시된 메인 앰프 블록의 실시예를 설명하기 위한 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 300 : 메인 앰프 블록 121 내지 128 : 멀티플렉서
131 내지 138 : 스위칭 수단 141 내지 156 : 래치 수단
310 : 제1 출력부 310a 내지 310p : 패스 게이트
320 : 제2 출력부 321 내지 324 : 제1 다중 선택부
321a 내지 324a, 321b 내지 324b : 논리 수단
330 : 제3 출력부 331 내지 33d : 제2 다중 선택부
Claims (12)
- 다수의 그룹으로 이루어지며, 각 그룹은 적어도 4개의 입출력 센스 앰프로 구성되고, 각 그룹의 입출력 센스 앰프는 제1, 제2 또는 제3 데이터 출력 모드에 따라 선택 신호에 의해 인에이블 되어 메모리 셀에 저장된 데이터를 출력하는 입출력 센스 앰프 블록;상기 제1 데이터 출력 모드에 따라 각 그룹에서 상기 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제1 데이터 출력 모드 신호에 따라 출력하는 제1 출력부;상기 제2 데이터 출력 모드에 따라 각 그룹에서 상기 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제2 데이터 출력 모드 신호에 따라 출력하는 제2 출력부; 및상기 제3 데이터 출력 모드에 따라 각 그룹에서 상기 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제3 데이터 출력 모드 신호에 따라 출력하는 제3 출력부를 포함하여 이루어진 반도체 메모리 장치.
- 제 1 항에 있어서,상기 입출력 센스앰프 중 상기 선택 신호에 의해 선택되지 않은 입출력 센스앰프는 상기 제2 또는 상기 제3 출력부의 동작에 영향을 주지 않는 레벨의 신호를 발생시키는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제1 출력부는 제1 데이터 출력 모드 신호에 따라 상기 다수의 입출력 센스앰프의 출력신호들을 전송하는 다수의 패스 게이트를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제2 출력부는 각 그룹의 4개의 입출력 센스앰프 중 상기 선택 신호에 의해 선택된 각 2개의 입출력 센스앰프의 출력신호를 출력하는 다수의 다중 선택부를 포함하는 반도체 메모리 장치.
- 제 4 항에 있어서, 상기 다중 선택부는,상기 각 그룹의 4개의 입출력 센스앰프의 출력을 2개씩 2개조로 나누고, 상기 제2 데이터 출력 모드 신호에 따라 각 조에서 2개의 출력 중 하나를 출력하기 위한 다수의 논리 수단을 포함하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 논리 수단은 상기 제2 데이터 출력 모드 신호에 따라 상기 선택 신호에 의해 선택된 입출력 센스앰프의 출력 신호를 출력하는 난드 게이트;상기 난드 게이트의 출력을 반전시키는 인버터; 및상기 제2 데이터 출력 모드 신호에 따라 상기 인버터의 출력 신호를 출력하는 제2 패스 게이트를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제3 출력부는 각 그룹의 4개의 상기 입출력 센스앰프 중 상기 선택 신호에 의해 선택된 각각 하나의 입출력 센스앰프의 출력신호를 출력하는 다수의 다중 선택부를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제1, 제2, 및 제3 출력부의 각 출력을 출력하기 위한 다수의 출력핀을 더 포함하는데, 상기 출력핀의 수는 상기 제1 출력부의 출력 수와 동일한 반도체 메모리 장치.
- 제 8 항에 있어서,상기 각 출력핀과 상기 제1 출력부 간에 접속되며, 상기 제1, 제2 또는 제3 데이터 출력 모드 신호에 따라 동작하는 다수의 패드 게이트를 더 포함하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 다수의 패스 게이트와 상기 출력 핀들 사이에 접속된 다수의 래치 수단들을 더 포함하는 반도체 메모리 장치.
- 제 1 항 또는 제 8 항에 있어서,상기 제2 출력부의 각 출력은 상기 제1 출력부의 일부의 출력에 연결되고, 상기 제3 출력부의 각 출력은 상기 제2 출력부의 일부의 출력에 연결되는 반도체 메모리 장치.
- 메모리 어레이로부터의 데이터를 출력하기 위해 제공된 다수의 입출력 센스 앰프를 4개씩 그룹핑하고 제1, 제2, 또는 제3 데이터 출력 모드에 따라 각 그룹의 입출력 센스앰프들이 선택적으로 인에이블되도록 하는 단계;각 그룹에서 인에이블된 입출력 센스앰프들의 각 출력을 상기 제1, 제2, 또는 제3 데이터 출력 모드에 따라 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 출력 방법.
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