KR100480608B1

KR100480608B1 - 고속 ａ/ｄ 변환기를 위한 고속 인코더

Info

Publication number: KR100480608B1
Application number: KR10-2002-0046572A
Authority: KR
Inventors: 이호영
Original assignee: 삼성전자주식회사
Priority date: 2002-08-07
Filing date: 2002-08-07
Publication date: 2005-04-06
Also published as: NL1023626C2; KR20040013577A; US6919836B2; NL1023626A1; US20040027266A1

Abstract

변환속도가 빠르고 면적과 전력소모가 작은 이진 인코더(Binary encoder)가 개시된다. 상기 이진 인코더는 제1 및 제2래치 트랜지스터, 제1 및 제2충전 트랜지스터, 제1 및 제2제어 트랜지스터, 제1 및 제2방전 트랜지스터, 및 인버터들을 구비한다. 제1래치 트랜지스터는 제1기준전압 단자, 즉 전원전압 단자와 제1출력단자 사이에 연결되고 제2출력단자의 신호에 의해 제어된다. 제2래치 트랜지스터는 전원전압 단자와 제2출력단자 사이에 연결되고 제1출력단자의 신호에 의해 제어된다. 제1충전 트랜지스터는 클럭신호에 응답하여 제1출력단자를 전원전압 레벨로 충전시킨다. 제2충전 트랜지스터는 클럭신호에 응답하여 제2출력단자를 전원전압 레벨로 충전시킨다. 제1제어 트랜지스터는 제1출력단자와 제1제어단자 사이에 연결되고 클럭신호에 의해 제어된다. 제2제어 트랜지스터는 제2출력단자와 제2제어단자 사이에 연결되고 클럭신호에 의해 제어된다. 제1방전 트랜지스터는 제1입력신호에 응답하여 제1제어단자를 접지전압 레벨로 방전시킨다. 제2방전 트랜지스터는 제2입력신호에 응답하여 제2제어단자를 접지전압 레벨로 방전시킨다.

Description

고속 Ａ/Ｄ 변환기를 위한 고속 인코더{High speed encoder for high speed analog to digital converter}

본 발명은 고속 인코더(Encoder)에 관한 것으로, 특히 A/D 변환기(Analog digital converter)에 이용되는 고속 인코더에 관한 것이다.

A/D 변환기는 아날로그 신호를 디지털 신호로 변환시키는 회로로서 혼성 시스템(Mixed-mode system)의 증가화 함께 그 필요성이 점차로 증대되고 있다. 특히 DVD(Digital video disk) 플레이어, DBS(Direct broadcasting for satellite) 리시버 및 기타 통신 응용제품등과 같이 고속동작을 요구하는 시스템에서는 저가격화를 위해 CMOS 공정을 이용하여 A/D 변환기를 1칩화시키는 기술이 요구되고 있으며, 이를 위해서는 RF 신호를 직접 처리할 수 있는 기술이 최대 쟁점으로 부각되고 있다. RF 신호와 같은 고속신호를 처리하기 위해서는 1GSPS(Giga Sample Per Second) 수준 이상의 변환속도와 중간 해상도(Midium resolution)의 특성을 가지는 CMOS A/D 변환기가 필요하다.

GHz급의 고속동작을 위해서는 완전 플레쉬(Full-flash) 구조의 A/D 변환기가 가장 적합한 구조이다. 일반적인 완전 플레쉬 A/D 변환기는 아날로그 신호를 디지털 신호인 온도계 코드(Thermometer code)로 변환시키는 비교기 열(Comparator array), 온도계 코드를 1-of-n 코드로 변환시키고 동시에 버블 코드(Bubble code)를 감소시키는 낸드 열(NAND array), 및 1-of-n 코드를 최종 이진 코드(Binary code)로 변환시키는 이진 인코더(Binary encoder) 블록으로 구성된다.

이진 인코더 블록의 구현은 로직트리(Logic tree)를 이용하는 방법과 롬(ROM) 구조를 이용하는 방법이 있다. 그중 로직트리를 이용하는 방법은 면적 및 소비전력이 크고 또한 타이밍 위반(Timing violation) 등의 문제점이 있다. 예컨대 2 입력 로직(2-input logic)을 이용해서 이진 인코더 블록을 구현할 경우, 최종 이진코드 1 비트를 만들기 위해서는 69개의 로직이 필요하다. 또한 이러한 방법으로 이진 인코더 블록을 구현할 경우 로직의 전달지연(Propagation delay)에 의해 동기적인(Synchronous) 신호전달이 어렵고, 이로 인하여 플립플롭 등의 부가적인 회로가 요구된다.

반면에 롬 구조를 이용하는 인코더는 면적 및 소비전력이 상대적으로 작고 타이밍 위반 등의 문제도 적은 장점이 있어 보편적으로 100Mhz 수준의 변환속도가 요구되는 응용에 많이 사용된다. 그러나 1Ghz 수준의 변환속도에서는, 롬 구조를 이용하는 인코더 역시 1 클럭 싸이클 안에 신호를 변환하는 데 어려움이 따른다.

따라서, 본 발명이 이루고자하는 기술적 과제는 롬 구조를 이용하는 인코더 수준의 적은 면적과 전력소모를 유지하면서 수 Ghz 이상의 고속 변환속도를 가지는 이진 인코더를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 이진 인코더는, 제1래치 트랜지스터, 제2래치 트랜지스터, 제1충전 트랜지스터, 제2충전 트랜지스터, 제1제어 트랜지스터, 제2제어 트랜지스터, 제1방전 트랜지스터, 및 제2방전 트랜지스터를 구비한다.

상기 제1래치 트랜지스터는 제1기준전압 단자와 제1출력단자 사이에 연결되고 제2출력단자의 신호에 응답한다. 상기 제2래치 트랜지스터는 상기 제1기준전압 단자와 상기 제2출력단자 사이에 연결되고 상기 제1출력단자의 신호에 응답한다. 상기 제1충전 트랜지스터는 클럭신호에 응답하여 상기 제1출력단자를 상기 제1기준전압 레벨로 충전시킨다. 상기 제2충전 트랜지스터는 상기 클럭신호에 응답하여 상기 제2출력단자를 상기 제1기준전압 레벨로 충전시킨다.

상기 제1제어 트랜지스터는 상기 제1출력단자와 제1제어단자 사이에 연결되고 상기 클럭신호에 응답한다. 상기 제2제어 트랜지스터는 상기 제2출력단자와 제2제어단자 사이에 연결되고 상기 클럭신호에 응답한다. 상기 제1방전 트랜지스터는 제1입력신호에 응답하여 상기 제1제어단자를 제2기준전압 레벨로 방전시킨다. 상기 제2방전 트랜지스터는 제2입력신호에 응답하여 상기 제2제어단자를 상기 제2기준전압 레벨로 방전시킨다.

상기 제1 및 제2래치 트랜지스터, 상기 제1 및 제2충전 트랜지스터는 피모스 트랜지스터로 구성된다. 상기 제1 및 제2제어 트랜지스터, 상기 제1 및 제2방전 트랜지스터는 엔모스 트랜지스터로 구성된다. 상기 제1기준전압은 전원전압이고 상기 제2기준전압은 접지전압이다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 1비트 이진 인코더를 나타내는 회로도이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 1비트 이진 인코더는, 제1래치 트랜지스터(M1), 제2래치 트랜지스터(M2), 제1충전 트랜지스터(M3), 제2충전 트랜지스터(M4), 제1제어 트랜지스터(M5), 제2제어 트랜지스터(M6), 제1방전 트랜지스터(M7), 제2방전 트랜지스터(M8), 및 인버터들(I1,I2)을 구비한다.

제1래치 트랜지스터(M1), 제2래치 트랜지스터(M2), 제1충전 트랜지스터(M3), 및 제2충전 트랜지스터(M4)는 피모스 트랜지스터로 구성되고, 제1제어 트랜지스터(M5), 제2제어 트랜지스터(M6), 제1방전 트랜지스터(M7), 및 제2방전 트랜지스터(M8)는 엔모스 트랜지스터로 구성된다.

제1래치 트랜지스터(M1)는 제1기준전압 단자, 즉 전원전압 단자(VDD)와 제1출력단자(O1) 사이에 연결되고 제2출력단자(O2)의 신호에 의해 제어된다. 제2래치 트랜지스터(M2)는 전원전압 단자(VDD)와 제2출력단자(O2) 사이에 연결되고 제1출력단자(O1)의 신호에 의해 제어된다.

제1충전 트랜지스터(M3)는 전원전압 단자(VDD)와 제1출력단자(O1) 사이에 연결되고 클럭신호(CK)에 의해 제어된다. 즉 제1충전 트랜지스터(M3)는 클럭신호(CK)에 응답하여 제1출력단자(O1)를 전원전압(VDD) 레벨로 충전시킨다. 제2충전 트랜지스터(M4)는 전원전압 단자(VDD)와 제2출력단자(O2) 사이에 연결되고 클럭신호(CK)에 의해 제어된다. 즉 제2충전 트랜지스터(M4)는 클럭신호(CK)에 응답하여 제2출력단자(O2)를 전원전압(VDD) 레벨로 충전시킨다.

제1제어 트랜지스터(M5)는 제1출력단자(O1)와 제1제어단자(C1) 사이에 연결되고 클럭신호(CK)에 의해 제어된다. 제2제어 트랜지스터(M6)는 제2출력단자(O2)와 제2제어단자(C2) 사이에 연결되고 클럭신호(CK)에 의해 제어된다.

제1방전 트랜지스터(M7)는 제1제어단자(C1)와 제2기준전압 단자, 즉 접지전압 단자(VSS) 사이에 연결되고 제1입력신호(VIN1)에 의해 제어된다. 즉 제1방전 트랜지스터(M7)는 제1입력신호(VIN1)에 응답하여 제1제어단자(C1)를 접지전압(VSS) 레벨로 방전시킨다. 제2방전 트랜지스터(M8)는 제2제어단자(C2)와 접지전압 단자(VSS) 사이에 연결되고 제2입력신호(VIN2)에 의해 제어된다. 즉 제2방전 트랜지스터(M8)는 제2입력신호(VIN2)에 응답하여 제2제어단자(C2)를 접지전압(VSS) 레벨로 방전시킨다.

인버터(I1)는 제1출력단자(O1)의 신호를 반전 버퍼링하여 최종 이진코드 1 비트(D)를 출력하고, 인버터(I2)는 제2출력단자(O2)의 신호를 반전 버퍼링하여 최종 이진코드 1 비트(D)의 상보 신호(/D)를 출력한다.

도 2는 도 1에 도시된 본 발명의 일실시예에 따른 1비트 이진 인코더의 동작을 나타내는 타이밍도이다. 이하 도 2의 타이밍도를 참조하여 본 발명의 일실시예에 따른 1비트 이진 인코더의 동작이 상세히 설명된다.

먼저 클럭신호(CK)가 "로우(Low)"이면 제1충전 트랜지스터(M3)와 제2충전 트랜지스터(M4)가 턴온되어 제1출력단자(O1)와 제2출력단자(O2)는 "하이(High)" 즉 전원전압(VDD) 레벨이 된다. 또한 이때 제1제어 트랜지스터(M5)와 제2제어 트랜지스터(M6)는 턴오프된다.

따라서 예컨대 제1입력신호(VIN1)가 "하이"이고 제2입력신호(VIN2)가 "로우"일 때는, 제1방전 트랜지스터(M7)가 턴온되어 제1제어단자(C1)는 접지전압(VSS) 레벨로 방전되고 제2방전 트랜지스터(M8)가 턴오프되어 제2제어단자(C2)는 기존상태를 유지하게 된다.

반대로 제1입력신호(VIN1)가 "로우"이고 제2입력신호(VIN2)가 "하이"일 때는, 제1방전 트랜지스터(M7)가 턴오프되어 제1제어단자(C1)는 기존상태를 유지하게 되고 제2방전 트랜지스터(M8)가 턴온되어 제2제어단자(C2)는 접지전압(VSS) 레벨로 방전된다.

다음에 클럭신호(CK)가 "하이"가 되면 제1충전 트랜지스터(M3)와 제2충전 트랜지스터(M4)는 턴오프되고 제1제어 트랜지스터(M5)와 제2제어 트랜지스터(M6)는 턴온된다. 따라서 이때에는 제1입력신호(VIN1)와 제2입력신호(VIN2)의 상태에 따라서 제1출력단자(O1)와 제2출력단자(O2)는 정궤환(Positive feedback) 동작에 의해 "하이" 또는 "로우"로 변환된다.

제1출력단자(O1)가 "하이"를 유지하는 상태에서는 제2출력단자(O2)가 "로우"가 되므로 제1출력단자(O1)의 "하이" 상태가 안정적으로 유지될 수 있다. 또한 이때 제1제어단자(C1)는 전원전압 레벨(VDD)로부터 엔모스 트랜지스터인 제1제어 트랜지스터(M5)의 문턱전압(Vthn)을 뺀값까지만 증가하게 되므로 동작속도가 향상된다.

제1출력단자(O1)가 "로우"가 되는 상태에서는 제1제어단자(C1)가 접지전압(VSS) 레벨로 초기화되어 있으므로 즉 제1제어단자(C1)에 연결되는 부하 커패시터에 차지(charge)가 없으므로 제1출력단자(O1)는 빠른 속도로 방전된다.

또한 상기 본 발명에 따른 이진 인코더는 출력단자가 차동적(Differential) 구조로 구현되므로 단일(Single) 구조로 구현되는 경우에 비하여 변환속도와 정확도가 크게 향상된다.

아래의 표 1은 도 1에 도시된 1비트 이진 인코더의 동작을 나타내는 1비트 이진 코딩 표를 나타낸다.

VIN1	VIN2	D
1	0	1
0	1	0

도 3은 본 발명의 일실시예에 따른 3비트 이진 인코더를 나타내는 회로도이다.

도 3을 참조하면, 본 발명의 일실시예에 따른 3비트 이진 인코더는 3개의 1비트 이진 인코더 셀들(31,33,35) 및 방전 트랜지스터들(M11-M18, M31-M38, M51-M58)을 구비한다.

1비트 이진 인코더 셀들(31,33,35)은 도 1에 도시된 것과 동일하다. 방전 트랜지스터들(M11-M14)은 첫 번째 1비트 이진 인코더 셀(31)의 제1제어단자(C11)에 연결되고 방전 트랜지스터들(M15-M18)은 첫 번째 1비트 이진 인코더 셀(31)의 제2제어단자(C12)에 연결된다. 방전 트랜지스터들(M31-M34)은 두 번째 1비트 이진 인코더 셀(33)의 제1제어단자(C31)에 연결되고 방전 트랜지스터들(M35-M38)은 두 번째 1비트 이진 인코더 셀(33)의 제2제어단자(C32)에 연결된다. 방전 트랜지스터들(M51-M54)은 세 번째 1비트 이진 인코더 셀(35)의 제1제어단자(C51)에 연결되고 방전 트랜지스터들(M55-M58)은 세 번째 1비트 이진 인코더 셀(35)의 제2제어단자(C52)에 연결된다.

아래의 표 2는 도 3에 도시된 3비트 이진 인코더의 동작을 나타내는 3비트 이진 코딩 표를 나타낸다.

	1 of n code (VIN[7:0])								binary code (D[2:0])
	VIN7	VIN6	VIN5	VIN4	VIN3	VIN2	VIN1	VIN0	D2	D1	D0
7	1	0	0	0	0	0	0	0	1	1	1
6	0	1	0	0	0	0	0	0	1	1	0
5	0	0	1	0	0	0	0	0	1	0	1
4	0	0	0	1	0	0	0	0	1	0	0
3	0	0	0	0	1	0	0	0	0	1	1
2	0	0	0	0	0	1	0	0	0	1	0
1	0	0	0	0	0	0	1	0	0	0	1
0	0	0	0	0	0	0	0	1	0	0	0

예컨대 입력신호들(VIN[7:0])이 (00001000)일 때는 방전 트랜지스터들(M11-M18, M31-M38, M51-M58)중 방전 트랜지스터들(M16, M36, M54)이 턴온되고 나머지 방전 트랜지스터들은 모두 턴오프된다. 이에 따라 C12, C32, C51은 "로우" 레벨로 방전되고, C11, C31, C52는 초기상태, 즉 "하이"레벨을 유지한다. 따라서 클럭신호(CK)가 "하이"가 될 때 출력신호들, 즉 최종 이진 코드(D[2:0])는 (011)이 된다.

도 3에는 도 1의 1비트 이진 인코더를 이용하여 구성된 3비트 이진 인코더가 도시되었으나 4비트 이상의 이진 인코더로 확장될 수 있음은 자명하다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 이진 인코더는 동작속도, 즉 변환속도가 빠른 장점이 있다. 또한 본 발명에 따른 이진 인코더는 롬 구조와 유사한 구조로 구현되므로 롬 구조를 이용하는 인코더 수준의 적은 면적과 전력소모를 유지할 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2는 도 1에 도시된 본 발명의 일실시예에 따른 1비트 이진 인코더의 동작을 나타내는 타이밍도이다.

Claims

제1기준전압 단자와 제1출력단자 사이에 연결되고 제2출력단자의 신호에 응답하는 제1래치 트랜지스터;

상기 제1기준전압 단자와 상기 제2출력단자 사이에 연결되고 상기 제1출력단자의 신호에 응답하는 제2래치 트랜지스터;

클럭신호에 응답하여 상기 제1출력단자를 상기 제1기준전압 레벨로 충전시키는 제1충전 트랜지스터;

상기 클럭신호에 응답하여 상기 제2출력단자를 상기 제1기준전압 레벨로 충전시키는 제2충전 트랜지스터;

상기 제1출력단자와 제1제어단자 사이에 연결되고 상기 클럭신호에 응답하는 제1제어 트랜지스터;

상기 제2출력단자와 제2제어단자 사이에 연결되고 상기 클럭신호에 응답하는 제2제어 트랜지스터;

제1입력신호에 응답하여 상기 제1제어단자를 제2기준전압 레벨로 방전시키는 제1방전 트랜지스터; 및

제2입력신호에 응답하여 상기 제2제어단자를 상기 제2기준전압 레벨로 방전시키는 제2방전 트랜지스터를 구비하는 것을 특징으로 하는 이진 인코더.
제1항에 있어서, 상기 제1 및 제2래치 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 이진 인코더.
제1항에 있어서, 상기 제1 및 제2충전 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 이진 인코더.
제1항에 있어서, 상기 제1 및 제2제어 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 이진 인코더.
제1항에 있어서, 상기 제1 및 제2방전 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 이진 인코더.
제1항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 이진 인코더.
제1항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 이진 인코더.
제1출력단자 및 제2출력단자;

제1기준전압 단자 및 제2기준전압 단자;

상기 제1기준전압 단자와 상기 제1출력단자 사이에 연결되고 상기 제2출력단자의 신호에 의해 제어되는 제1트랜지스터;

상기 제1기준전압 단자와 상기 제2출력단자 사이에 연결되고 상기 제1출력단자의 신호에 의해 제어되는 제2트랜지스터;

상기 제1기준전압 단자와 상기 제1출력단자 사이에 연결되고 클럭신호에 의해 제어되는 제3트랜지스터;

상기 제1기준전압 단자와 상기 제2출력단자 사이에 연결되고 상기 클럭신호에 의해 제어되는 제4트랜지스터;

제1제어단자 및 제2제어단자;

상기 제1제어단자와 상기 제1출력단자 사이에 연결되고 상기 클럭신호에 의해 제어되는 제5트랜지스터;

상기 제2제어단자와 상기 제2출력단자 사이에 연결되고 상기 클럭신호에 의해 제어되는 제6트랜지스터;

상기 제1제어단자와 상기 제2기준전압 단자 사이에 연결되고 제1입력신호에 의해 제어되는 제7트랜지스터; 및

상기 제2제어단자와 상기 제2기준전압 단자 사이에 연결되고 제2입력신호에 의해 제어되는 제8트랜지스터를 구비하는 것을 특징으로 하는 이진 인코더.
제8항에 있어서, 상기 제1 내지 제4트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 이진 인코더.
제8항에 있어서, 상기 제5 내지 제8트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 이진 인코더.
제8항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 이진 인코더.
제8항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 이진 인코더.