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KR100487522B1 - 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법 - Google Patents

반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법 Download PDF

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KR100487522B1
KR100487522B1 KR10-2002-0017757A KR20020017757A KR100487522B1 KR 100487522 B1 KR100487522 B1 KR 100487522B1 KR 20020017757 A KR20020017757 A KR 20020017757A KR 100487522 B1 KR100487522 B1 KR 100487522B1
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KR
South Korea
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precharge
write
output
clock
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KR10-2002-0017757A
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Inventor
박상균
이호철
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삼성전자주식회사
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Publication date
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Abstract

반도체 메모리 장치의 동작 주파수에 따라 기입 회복 시간(tWR)을 제어하는 프리차아지 제어 회로 및 기입 회복 시간(tWR) 제어 방법이 개시된다. 본 발명의 프리차아지 제어 회로는 제1 경로단, 제2 경로단, 프리차아지 모드 선택부, 프리차아지 인에이블부, 프리차아지 신호 발생부, 그리고 피이드백부를 포함한다. 반도체 메모리 장치의 동작 주파수를 기준으로, 레이턴시 신호는 높은 클럭 주파수로 동작되면 제1 로직 레벨로, 그리고 낮은 주파수로 동작하면 제2 로직 레벨로 설정된다. 제1 경로단은 레이턴시 신호가 제1 로직 레벨일 때 데이터 기입 동작이 끝났음을 나타내는 기입 신호에 응답하여 그 출력을 발생하고, 제2 경로단은 레이턴시 신호가 제2 로직 레벨일 때 기입 신호에 응답하여 그 출력을 발생한다. 프리차아지 인에이블부는 프리차아지 모드 선택부의 출력을 프리차아지 인에이블 신호로 발생하고, 프리차아지 신호 발생부는 기입 신호, 제1 경로단 출력, 제2 경로단 출력, 그리고 프리차아지 인에이블 신호에 응답하여 프리차아지 동작을 지시하는 프리차아지 신호를 발생한다. 따라서, 본 발명은 클럭 주파수 정보를 갖는 레이턴시 신호에 응답하여 프리차아지 동작을 수행하기 때문에, 기입 회복 시간(tWR)의 마진도 확보하고 클럭 사이클의 잉여없이 프리차아지 동작을 수행한다.

Description

반도체 메모리 장치의 동작 주파수에 따라 기입 회복 시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간 제어 방법{Precharge control circuit for controlling write recover time(tWR) according to operating frequency of semiconductor memory device and the method to control write recover time(tWR)}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작 주파수에 따라 기입 회복 시간(tWR)을 제어하는 프리차아지 제어 회로 및 기입 회복 시간 제어 방법에 관한 것이다.
반도체 메모리 장치들 중 SDRAM은 복수개의 메모리 셀들이 행들 및 열들로 배열된 메모리 셀 어레이 블락들을 갖는 다수개의 뱅크들을 포함한다. 각 뱅크들은 서로 독립적으로 동작하고 독출 모드, 기입 모드, 그리고 프리차아지 모드 등의 상태에 있다.
도 1은 SDRAM의 프리차아지 동작에 필요한 블락을 나타내는 도면이다. 도 1에서, SDRAM(100)은 메모리 셀 어레이 블락(110), 워드라인 드라이버(120) 그리고 프리차아지 제어 회로(130)를 포함한다. 워드라인 드라이버(120)는 액티브 명령에 의해 활성화되는 액티브 신호(ACTIVE)에 응답하여 메모리 셀 어레이 블락(110)의 소정의 워드라인(WL)을 활성화시킨다. 기입 명령에 의해 기입 신호(WRITE)가 활성화되면, 활성화된 워드라인(WL)과 비트라인(미도시)에 해당하는 메모리 셀로 데이터가 기입된다. 프리차아지 제어 회로(130)는 클럭, 액티브 명령에 의해 발생되는 액티브 신호(ACTIVE), 자동 프리차아지 명령에 의해 발생되는 자동 프리차아지 모드 신호(AUTO_PRC), 그리고 기입 신호(WRITE)에 응답하여 워드라인 드라이버(120)에 의해 활성화된 워드라인(WL)을 비활성화시킨다.
한편, 도 2는 SDRAM의 기입 회복 시간을 설명하는 도면이다. C1 클럭에서, 액티브 명령에 의해 액티브 신호(ACTIVE)가 하이레벨로 활성화되고, 활성화된 액티브 신호(ACTIVE)에 응답하여 워드라인(WL)이 하이레벨로 활성화된다. C3 클럭에서, 기입 명령에 의해 기입 신호(WRITE)가 하이레벨로 활성화되고 제1 기입 데이터(DATA1)가 입력된다. SDRAM의 버스트 길이(Burst Length, BL), 예컨대 BL=4에 해당하는 데이터들(DATA1, DATA2, DATA3, DATA4)이 C3 클럭부터 C6 클럭까지 매 클럭 마다 순차적으로 입력된다. C7 클럭에서, 프리차아지 명령에 의해 액티브 신호(ACTIVE)는 로우레벨로 비활성화되고 비활성화된 액티브 신호(ACTIVE)에 응답하여 워드라인(WL)은 로우레벨로 비활성화된다. 이 때, 기입 신호(WRITE)는 마지막 데이터(DATA4)임을 나타내는 EOB(End Of Burst) 정보에 의해 로우레벨로 비활성화된다. 여기에서, 마지막 데이터(DATA4)가 입력되는 C6 클럭으로부터 프리차아지 명령이 들어오는 C7 클럭까지의 시간을 기입 회복 시간(write recover time, 이하 "tWR"이라 칭한다)이라 한다. DATA4가 메모리 셀로 기입되는 시간은 프리차아지 명령이 들어오는 시점에 따라 DATA1, DATA2, DATA3이 메모리 셀로 기입되는 시간에 비해 짧을 수 있다. 그러므로, 마지막 데이터(DATA4)의 메모리 셀로의 기입 동작이 완전하게 이루어지기 위해서는 tWR 시간 마진을 확보하는 것이 요구된다.
tWR 시간 확보를 위한 하나의 방안이 미국 특허 제6,343,040에 개시되어 있다. 상기 미국 특허 '040는 tRDL(본 명세서의 tWR과 거의 동일하다)=2 클럭 사이클로 설정된 상태에서 EOB 정보를 가진 칼럼 어드레스 뱅크 신호가 늦게 입력되는 관계로 인해 생기는 1 클럭 사이클 갭(gap) 때문에, 프리차아지 명령을 잃어버리거나 아니면 인가되는 프리차아지 명령으로 마지막 데이터를 기입하는 데 tRDL 시간이 부족해지는 문제점을 해결하는 것이다. 상기 '040 특허는 버스트 길이 1에 해당하는 신호를 수신하여 tRDL 시간을 확보한다. 그런데, 상기 '040 특허를 이용하여 tRDL 마진을 확보하고 소정의 클럭 사이클 수에 해당하는 tRDL 시간이 설정되어도. SDRAM이 동작되는 클럭 주파수에 따라 tRDL 시간의 잉여가 발생할 수 있다. 이는 도 3a 내지 도 3d를 참조하여 설명한다.
도 3a 내지 도 3d의 설명에 앞서, tWR=2 클럭 사이클로 설정되었다고 가정하자. 그리고 마지막 데이터를 기입하는 데 실제로 필요한 시간을 tWR=10ns 정도라고 가정하자. 도 3a 및 도 3b는 프리차아지 명령이 외부에서 입력되는 경우에 있어서 SDRAM의 동작 주파수에 따른 tWR 타이밍을 나타내는 도면이다. SDRAM이 높은 클럭 주파수, 예컨대 클럭 주기(tCC)가 10ns 이하인 tCC=7.5ns 클럭에 동기되어 동작하는 경우, 도 3a에 도시된 바와 같이, C1 클럭에서 액티브 명령이 들어오고, C3 클럭에서 기입 명령과 함께 제1 데이터(DATA1)가 입력된다. 이 후, C4 클럭부터 C6 클럭까지 매 클럭마다 버스트 길이(BL=4)에 해당하는 데이터들(DATA2, DATA3, DATA4)이 입력된다. 마지막 데이터인 DATA4가 입력되는 C6 클럭으로부터 미리 설정된 tWR=2 클럭 사이클 후 C8 클럭에서 프리차아지 명령이 들어온다. 따라서, DATA4가 메모리 셀로 기입되는 데 실제로 필요한 시간 10ns 후, 바로 다음 클럭에서 프리차아지 명령이 들어온다. 이는 SDRAM의 최대 동작 주파수에 맞추어 tWR을 설정하는 일반적인 방식이다.
도 3b는 SDRAM이 낮은 클럭 주파수, 예컨대 클럭 주기(tCC)가 10ns 이상인 tCC=15ns 클럭에 동기되어 동작하는 경우를 설명한다. 도 3a와 마찬가지로, C1 클럭에서 액티브 명령이 들어오고, C3 클럭에서 기입 명령과 함께 C6 클럭까지 매 클럭마다 버스트 길이(BL=4)에 해당하는 데이터들(DATA1, DATA2, DATA3, DATA4)이 입력된다. 마지막 데이터(DATA4)가 입력되는 C6 클럭으로부터 미리 설정된 tWR=2 클럭 사이클 후 C8 클럭에서 프리차아지 명령이 들어온다. 여기에서, 프리차아지 명령이 들어오는 C8 클럭은 DATA4가 메모리 셀로 기입되는 데 실제로 필요한 시간 10ns 후 2번째 클럭이다. 이는 DATA4가 입력되는 C6 클럭으로부터 프리차아지 명령까지 1 클럭 사이클만으로 충분히 tWR 시간을 확보할 수 있음에도 불구하고, 2 클럭 사이클이 소요되는 관계로 1 클럭 사이클, C7 클럭의 잉여가 발생함을 나타낸다.
도 3c와 도 3d는 SDRAM 내부에서 자동으로 프리차아지 명령이 발생되는 경우에 있어서 SDRAM의 동작 주파수에 따른 tWR 타이밍을 나타내는 도면이다. 도 3c는 도 3a처럼, SDRAM이 높은 클럭 주파수로 동작하는 경우를 나타내며, 마지막 데이터(DATA4)가 입력되는 C6 클럭으로부터 미리 설정된 tWR=2 클럭 사이클 후 C8 클럭에서 자동으로 프리차아지가 시작된다. 이는 DATA4가 메모리 셀로 기입되는 데 실제로 필요한 시간 10ns 후, 바로 다음 클럭에서 자동으로 프리차아지가 시작되기 때문에, 클럭 사이클의 잉여없이 프리차아지 모드로 들어감을 의미한다.
도 3d는 도 3b처럼, SDRAM이 낮은 클럭 주파수로 동작하는 경우를 나타내는 데, 마지막 데이터(DATA4)가 입력되는 C6 클럭으로부터 미리 설정된 tWR=2 클럭 사이클 후 C8 클럭에서 자동으로 프리차아지가 시작된다. 이는 DATA4가 입력되는 C6 클럭으로부터 자동 프리차아지 모드까지 1 클럭 사이클만으로 충분히 tWR 시간을 확보할 수 있음에도 불구하고, 2 클럭 사이클이 소요되어 1 클럭 사이클의 잉여가 발생한다. 이에 따라, 매 클럭 마다 특정 상태를 지정하여 동작되는 SDRAM의 특성상, 1 클럭 사이클의 잉여는 SDRAM의 성능을 떨어뜨리는 문제점이 된다.
따라서, SDRAM이 동작되는 주파수에 따라 tWR 시간 마진을 확보하면서 클럭 사이클의 잉여없이 프리차아지 동작을 수행하는 프리차아지 제어 회로가 요구된다.
본 발명의 목적은 반도체 메모리 장치의 동작 주파수에 따라 tWR 시간을 제어하는 프리차아지 제어 회로를 제공하는 데 있다.
본 발명의 다른 목적은 동작 주파수에 따라 tWR 시간을 제어하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 프리차아지 제어 회로는 반도체 메모리 장치의 클럭 주파수를 기준으로 높은 클럭 주파수로 동작될 때 제1 로직 레벨로, 그리고 낮은 클럭 주파수로 동작될 때 제2 로직 레벨로 설정되는 레이턴시 신호에 응답하고, 메모리 셀로의 데이터 기입을 위해 소정의 클럭 사이클로 설정되는 기입 회복 시간 후 메모리 셀의 프리차아지 동작을 수행한다. 프리차아지 제어 회로는 제1 경로단, 제2 경로단, 프리차아지 모드 선택부, 프리차아지 인에이블부, 프리차아지 신호 발생부, 그리고 피이드백부를 포함한다. 제1 경로단은 레이턴시 신호가 제1 로직 레벨일 때 데이터 기입 동작이 끝났음을 나타내는 기입 신호에 응답하여 그 출력을 발생하고, 제2 경로단은 레이턴시 신호가 제2 로직 레벨일 때 기입 신호에 응답하여 그 출력을 발생한다. 프리차아지 모드 선택부는 기입 신호와 클럭, 그리고 반도체 메모리 장치의 액티브 명령에 의해 발생되는 액티브 신호에 응답하여 반도체 메모리 장치의 프리차아지 명령에 의해 발생되는 프리차아지 모드 신호를 전달한다. 프리차아지 인에이블부는 프리차아지 모드 선택부의 출력을 프리차아지 인에이블 신호로 발생한다. 프리차아지 신호 발생부는 기입 신호, 제1 경로단 출력, 제2 경로단 출력을 입력하고 프리차아지 인에이블 신호에 응답하여 프리차아지 동작을 지시하는 프리차아지 신호를 발생한다. 피이드백부는 프리차아지 신호에 응답하여 프리차아지 인에이블 신호를 리셋시켜 인에이블된 프리차아지 신호 발생부를 디세이블시킨다.
구체적으로, 제1 경로단은 기입 신호를 입력하는 제1 인버터, 클럭과 반전 클럭에 응답하여 제1 인버터의 출력을 전달하는 제1 전송 게이트, 제1 전송 게이트의 출력을 래치하는 제1 래치부와, 제1 래치부의 출력을 입력하는 제2 인버터와, 클럭에 응답하여 제2 인버터의 출력을 전달하는 제2 전송 게이트, 제2 전송 게이트의 출력을 래치하는 제2 래치부와, 제2 래치부의 출력과 레이턴시 신호를 입력하는 낸드 게이트, 그리고 낸드 게이트의 출력을 입력하여 제1 경로단의 출력을 발생하는 제3 인버터를 포함한다. 제2 경로단은 기입 신호를 입력하는 제1 인버터, 클럭과 반전 클럭에 응답하여 제1 인버터의 출력을 전달하는 제1 전송 게이트, 그리고 제1 전송 게이트의 출력을 래치하여 상기 제2 경로단의 출력을 발생하는 제1 래치부를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제2 실시예에 따른 프리차아지 제어 회로는 레이턴시 신호가 제1 로직 레벨일 때 기입 신호에 응답하여 그 출력을 소정 시간 지연시키는 지연부를 갖는 제1 경로단과, 레이턴시 신호가 제2 로직 레벨일 때 기입 신호에 응답하여 그 출력을 발생하는 제2 경로단과, 기입 신호와 클럭 그리고 액티브 신호에 응답하여 프리차아지 모드 신호를 전달하는 프리차아지 모드 선택부와, 액티브 신호에 응답하여 프리차아지 모드 선택부의 출력을 프리차아지 인에이블 신호로 발생하는 프리차아지 인에이블부와, 기입 신호와 제1 경로단 출력 그리고 제2 경로단 출력을 입력하고 프리차아지 인에이블 신호에 응답하여 프리차아지 신호를 발생하는 프리차아지 신호 발생부와, 프리차아지 신호에 응답하여 프리차아지 인에이블 신호를 리셋시켜 프리차아지 신호 발생부를 디세이블시키는 피이드백부를 포함한다. 제1 경로단은 기입 신호를 입력하는 제1 인버터와, 클럭과 반전 클럭에 응답하여 제1 인버터의 출력을 전달하는 제1 전송 게이트와, 제1 전송 게이트의 출력을 래치하는 래치부와, 래치부의 출력과 레이턴시 신호를 입력하는 낸드 게이트와, 낸드 게이트의 출력을 입력하는 제3 인버터, 그리고 제3 인버터 출력을 소정 시간 지연시킨 후 제1 경로단의 출력으로 출력하는 지연부를 포함한다. 지연부는 인버터 체인, 저항 및 커패시터를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제3 실시예에 따른 프리차아지 제어 회로는 다단 경로단, 프리차아지 모드 선택부, 프리차아지 인에이블부, 프리차아지 신호 발생부 그리고 피이드백부를 포함한다. 다단 경로단은 클럭, 기입 신호 그리고 클럭의 주파수 정보에 따라 구분되는 제1, 제2, 제3 및 제4 레이턴시 신호 각각에 응답하여 그 출력을 발생한다. 다단 경로단은 기입 신호와 제4 레이턴시 신호를 입력하고 클럭과 반전 클럭에 응답하여 그 출력을 발생하는 제1 경로단과, 제1 경로단 출력과 기입 신호 그리고 제3 레이턴시 신호를 입력하고 클럭과 반전 클럭에 응답하여 그 출력을 발생하는 제2 경로단과, 제2 경로단 출력과 기입 신호 그리고 제2 레이턴시 신호를 입력하고 클럭과 반전 클럭에 응답하여 그 출력을 발생하는 제3 경로단과, 제3 경로단 출력과 기입 신호 그리고 제1 레이턴시 신호를 입력하고 클럭과 반전 클럭에 응답하여 그 출력을 발생하는 제4 경로단을 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 기입 회복 시간 제어 방법은 모드 레지스터를 셋팅하는 명령에 응답하여 클럭 주파수 정보를 기준으로 높은 클럭 주파수일 때 제1 로직 레벨로, 그리고 낮은 클럭 주파수일 때 제2 로직 레벨로 레이턴시 신호를 설정하는 단계와, 제1 로직 레벨의 레이턴시 신호에 응답하고 데이터 기입 동작이 끝났음을 나타내는 기입 신호와 동기되는 클럭으로부터 제1 경로단을 통과하는 데 소요되는 제1 클럭 사이클 후 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 단계와, 제2 로직 레벨의 레이턴시 신호에 응답하고 데이터 기입 동작이 끝났음을 나타내는 기입 신호와 동기되는 클럭으로부터 제2 경로단을 통과하는 데 소요되는 제2 클럭 사이클 후 프리차아지 신호를 발생하는 단계를 포함하고, 제1 경로단의 제1 클럭 사이클은 제2 경로단의 제2 클럭 사이클보다 길다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 기입 회복 시간 제어 방법은 모드 레지스터를 셋팅하는 명령에 응답하여 클럭 주파수 정보를 기준으로 높은 클럭 주파수일 때 제1 로직 레벨로, 그리고 낮은 클럭 주파수일 때 제2 로직 레벨로 레이턴시 신호를 설정하는 단계와, 제1 로직 레벨의 레이턴시 신호에 응답하고 데이터 기입 동작이 끝났음을 나타내는 기입 신호와 동기되는 클럭으로부터 제1 경로단의 지연부를 통과하는 데 소요되는 제1 지연 시간 후 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 단계와, 그리고 제2 로직 레벨의 레이턴시 신호에 응답하고 데이터 기입 동작이 끝났음을 나타내는 기입 신호와 동기되는 클럭으로부터 제2 경로단을 통과하는 데 소요되는 제2 지연 시간 후 프리차아지 신호를 발생하는 단계를 포함하고, 제1 경로단 내 지연부의 제1 지연시간은 제2 경로단의 제2 지연 시간보다 길다.
따라서, 본 발명에 의하면, 반도체 메모리 장치의 클럭 주파수 정보를 갖는 레이턴시 신호에 응답하여 프리차아지 동작을 수행하므로, 종래의 기술과는 달리 반도체 메모리 장치로 기입되는 마지막 데이터의 기입 회복 시간(tWR)도 클럭 주파수에 따라 다양하게 가져갈 수 있어 기입 회복 시간(tWR)의 마진도 확보하고 클럭 사이클의 잉여없이 프리차아지 동작을 수행한다. 이에 따라 매 클럭 마다 동작 상태를 갖는 반도체 메모리 장치의 성능이 향상된다.
이하, 본 명세서는 반도체 메모리 장치들 중 SDRAM에 대하여 기술된다. 그리고 SDRAM의 프리차아지 모드 중 자동 프리차아지 모드에 대하여 기술한다. 본 명세서에서 동일한 참조부호는 그 구성 및 기능이 거의 동일하다.
도 4는 본 발명의 일실시예에 따른 프리차아지 동작을 설명하는 도면이다. SDRAM(400)은 메모리 셀 어레이 블락(110), 워드라인 드라이버(120) 그리고 자동 프리차아지 제어 회로(430)를 포함한다. 메모리 셀 어레이 블락(110)과 워드라인 드라이버(120)는 앞서 도 1에서 설명한 메모리 셀 어레이 블락(110)과 워드라인 드라이버(120)와 거의 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다. 간단히, 워드라인 드라이버(120)는 액티브 명령에 의해 발생되는 액티브 신호(ACTIVE)의 활성화에 응답하여 워드라인(WL)을 활성화시키고, 활성화된 워드라인(WL)과 비트라인 어드레스에 해당하는 메모리 셀 어레이 블락 내 메모리 셀로 데이터가 기입된다. 이 때, 기입 명령에 의하여 기입 신호(WRITE)가 활성화되어 있음은 물론이다. 자동 프리차아지 제어 회로는 클럭, 액티브 신호(ACTIVE), 기입 신호(WRITE), 자동 프리차아지 모드 신호(AUTO_PRC) 그리고 레이턴시 신호(LATENCY)에 응답하여 SDRAM(400)을 자동 프리차아지 모드로 동작시킨다.
레이턴시 신호(LATENCY)는 SDRAM의 동작 주파수 정보를 갖는 신호로써, 카스 레이턴시(CAS LATENCY) 정보에 의해 발생될 수 있다. SDRAM이 갖는 카스 레이턴시 정보는 모드 레지스터(MRS)에 저장되며, 표 1에 도시되어 있다.
카스 레이턴시 정보 tWR - 클럭 주기(tCC) - 클럭주파수
CL=1 1클럭 사이클 - 20ns - 50MHz
CL=2 1클럭 사이클 - 10ns - 100Mhz
CL=3 2클럭 사이클 - 7.5ns - 133Mhz
CL=4 3클럭 사이클 - 4ns
CL=5 4클럭 사이클 - 3ns
표 1을 살펴보면, 카스 레이턴시가 1이면(CL=1) 클럭 주기(tCC)는 20ns이고 클럭 주파수는 50MHz 대역에, 카스 레이턴시가 2이면(CL=2) 클럭 주기(tCC)는 10ns이고 클럭 주파수는 100MHz 대역에, 카스 레이턴시가 3이면(CL=3) 클럭 주기(tCC)는 7.5ns이고 클럭 주파수는 133MHz 대역에 있다. 예시적으로, 카스 레이턴시가 4이면(CL=4) 클럭 주기(tCC)는 4ns 정도로, 그리고 카스 레이턴시가 5이면(CL=5) 클럭 주기(tCC)는 3ns 정도로 설정하자. 본 실시예에서는 카스 레이턴시가 3일 때(CL=3)의 주파수 정보를 기준으로 레이턴시 신호(LATENCY)로 삼는다. 이러한 레이턴시 신호(LATENCY)를 수신하는 자동 프리차아지 제어 회로(430)가 도 5에 도시되어 있다.
도 5에서, 자동 프리차아지 제어 회로(430)는 제1 경로단(510), 제2 경로단(520), 자동 프리차아지 모드 선택부(530), 자동 프리차아지 인에이블부(540), 자동 프리차아지 신호 발생부(550), 그리고 피이드백부(560)를 포함한다. 제1 경로단(510)은 기입 신호(WRITE)와 레이턴시 신호(LATENCY)에 응답하여 그 출력(P1)을 발생하는 데, SDRAM이 높은 클럭 주파수로 동작될 때 자동 프리차아지 신호(AP)를 발생시키는 경로로 사용된다. 제2 경로단(520)은 기입 신호(WRITE)에 응답하여 그 출력(P2)을 발생하고, SDRAM이 낮은 클럭 주파수로 동작될 때 자동 프리차아지 신호(AP)를 발생시키는 경로로 사용된다.
자동 프리차아지 모드 선택부(530)는 기입 신호(WRITE), 클럭(CLOCK), 자동 프리차아지 모드 신호(AUTO_PRC)에 응답하여 자동 프리차아지 모드를 선택한다. 자동 프리차아지 인에이블부(540)는 자동 프리차아지 모드 선택부(530)의 출력을 수신하고 액티브 신호(ACTIVE)에 응답하여 자동 프리차아지 인에이블 신호(EN)를 발생한다. 자동 프리차아지 신호 발생부(550)는 기입 신호(WRITE), 제1 경로단 출력(P1), 제2 경로단 출력(P2) 그리고 자동 프리차아지 인에이블 신호(EN)에 응답하여 자동 프리차아지 신호(AP)를 발생한다. 자동 프리차아지 신호(AP)는 SDRAM 내 해당 뱅크의 워드라인들을 디세이블(shut-off)시킨다.
구체적으로, 제1 경로단(510)은 기입 신호(WRITE)를 입력하는 제1 인버터(502), 클럭(CLOCK)을 입력하는 제2 인버터(504), 클럭(CLOCK)과 반전 클럭(/CLOCK)에 응답하여 제1 인버터(502)의 출력을 전달하는 제1 전송 게이트(506), 제1 전송 게이트(506)의 출력을 래치하는 제1 래치부(508), 제1 래치부(508)의 출력을 입력하는 제3 인버터(512), 클럭(CLOCK)과 반전 클럭(/CLOCK)에 응답하여 제3 인버터(512)의 출력을 전달하는 제2 전송 게이트(514), 제2 전송 게이트(516)의 출력을 래치하는 제2 래치부(516), 제2 래치부(516)의 출력과 레이턴시 신호(LATENCY)에 응답하는 낸드 게이트(518) 그리고 낸드 게이트(518)의 출력을 입력하는 제4 인버터(519)를 포함한다. 레이턴시 신호(LATENCY)는 앞서 설명한 바와 같이 CL=3일 때를 기준으로, 클럭 주기(tCC)가 7.5ns 보다 작을 때 즉, 높은 클럭 주파수로 동작되면 하이레벨로 셋팅되고, 낮은 클럭 주파수로 동작되면 로우레벨로 셋팅된다.
SDRAM이 높은 클럭 주파수로 동작되는 하이레벨의 레이턴시 신호(LATENCY)에 대하여, 제1 경로단(510)은 기입 신호(WRITE)가 하이레벨로 활성화되면 제1 인버터(502)의 출력은 로우레벨로, 제1 전송 게이트(506)의 출력은 로우레벨의 클럭(CLOCK)과 하이레벨의 반전 클럭(/CLOCK)에 응답하여 로우레벨로, 제1 래치부(508)의 출력은 하이레벨로, 제3 인버터(512)의 출력은 로우레벨로, 제2 전송 게이트(514)의 출력은 하이레벨의 클럭(CLOCK)과 로우레벨의 반전 클럭(/CLOCK)에 응답하여 로우레벨로, 제2 래치부(516)의 출력은 하이레벨로, 낸드 게이트(518)의 출력은 하이레벨의 제2 래치부(516) 출력과 하이레벨의 레이턴시 신호(LATENCY)에 응답하여 로우레벨로, 그리고 제4 인버터(519)의 출력은 하이레벨로 된다. 제4 인버터(519)의 출력은 제1 경로단(510)의 출력(P1)이 되고, 자동 프리차아지 신호 발생부(550)로 전달된다. 여기에서, 자동 프리차아지 신호 발생부(550)는 하이레벨의 기입 신호(WRITE), 하이레벨의 제1 경로단(510) 출력(P1), 그리고 하이레벨의 제1 래치부(508) 출력에 응답하여 로우레벨의 자동 프리차아지 신호(AP)를 발생하는 데, 이는 자동 프리차아지 동작이 일어나지 않음을 나타낸다.
기입 신호(WRITE)가 로우레벨로 비활성화되면, 제1 인버터(502)의 출력은 하이레벨로, 제1 전송 게이트(506)의 출력은 로우레벨의 클럭(CLOCK)과 하이레벨의 반전 클럭(/CLOCK)에 응답하여 하이레벨로, 제1 래치부(508)의 출력은 로우레벨로, 제3 인버터(512)의 출력은 하이레벨로, 제2 전송 게이트(514)의 출력은 하이레벨의 클럭(CLOCK)과 로우레벨의 반전 클럭(/CLOCK)에 응답하여 하이레벨로, 제2 래치부(516)의 출력은 로우레벨로, 낸드 게이트(518)의 출력은 로우레벨의 제2 래치부(516) 출력과 하이레벨의 레이턴시 신호(LATENCY)에 응답하여 하이레벨로, 그리고 제4 인버터(519)의 출력은 로우레벨로 된다. 로우레벨의 제1 경로단(510) 출력(P1)은 자동 프리차아지 신호 발생부(550)로 전달되는 데, 자동 프리차아지 신호 발생부(550)는 로우레벨의 기입 신호(WRITE), 로우레벨의 제1 경로단(510) 출력(P1) 그리고 로우레벨의 제1 래치부(508) 출력에 응답하여 하이레벨의 자동 프리차아지 신호(AP)를 발생한다. 이는 자동 프리차아지 동작이 일어남을 나타낸다.
SDRAM이 낮은 클럭 주파수로 동작되는 로우레벨의 레이턴시 신호(LATENCY)에 대하여, 제1 경로단(510)은 낸드 게이트(518)의 출력이 하이레벨로, 그리고 제4 인버터(519)의 출력이 로우레벨로 되어, 제1 경로단(510)의 출력(P1)은 로우레벨이 된다. 이 후, 자동 프리차아지 신호 발생부(550)의 출력(AP)은 제1 경로단(510) 출력이 로우레벨일 때 수신되는 기입 신호(WRITE)에 지배적이다. 따라서, 하이레벨의 기입 신호(WRITE)에 응답하여 자동 프리차아지 신호 발생부(550)의 출력(AP)은 로우레벨이 되어, 프리차아지 동작이 일어나지 않음을 나타낸다. 로우레벨의 기입 신호(WRITE)에 응답하여 자동 프리차아지 신호 발생부(550)의 출력(AP)은 하이레벨이 되어, 프리차아지 동작이 일어남을 나타낸다.
제2 경로단(520)은 제1 경로단(510) 내의 제1 인버터(502), 제2 인버터(504), 제1 전송 게이트(506), 그리고 제1 래치부(508)로 이루어진다. 제1 래치부(508)의 출력은 제2 경로단(520)의 출력(P2)이 되는 데, 제2 경로단(520)의 출력(P2)는 자동 프리차아지 신호 발생부(550)로 전달된다. 앞서 제1 경로단(510)에서 설명한 바와 마찬가지로, 기입 신호(WRITE)가 하이레벨로 활성화되면 제1 인버터(502)의 출력은 로우레벨로, 제1 전송 게이트(506)의 출력은 로우레벨의 클럭(CLOCK)과 하이레벨의 반전 클럭(/CLOCK)에 응답하여 로우레벨로, 그리고 제1 래치부(508)의 출력은 하이레벨로 된다. 이 때, 자동 프리차아지 신호 발생부(550)는 하이레벨의 기입 신호(WRITE), 그리고 하이레벨의 제2 경로단(520) 출력(P2)에 응답하여 로우레벨의 자동 프리차아지 신호(AP)를 발생하는 데, 레이턴시 신호(LATENCY)에 응답하는 제1 경로단(510) 출력(P1)에 상관없이 자동 프리차아지 동작이 일어나지 않음을 나타낸다.
기입 신호(WRITE)가 로우레벨로 비활성화되면, 제1 인버터(502)의 출력은 하이레벨로, 제1 전송 게이트(506)의 출력은 로우레벨의 클럭(CLOCK)과 하이레벨의 반전 클럭(/CLOCK)에 응답하여 하이레벨로, 그리고 제1 래치부(508)의 출력은 로우레벨로 된다. 이 때, 자동 프리차아지 신호 발생부(550)는 로우레벨의 기입 신호(WRITE)와 로우레벨의 제2 경로단(520) 출력(P2)에 대하여, 제1 경로단(510) 출력(P1)에 응답하여 자동 프리차아지 신호(AP)를 발생한다. 레이턴시 신호(LATENCY)가 하이레벨이면 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 1 클럭 사이클 후에, 제1 경로단(510)의 출력(P1)이 로우레벨로, 그리고 자동 프리차아지 신호(AP)는 하이레벨로 발생되어 프리차아지 동작이 일어남을 나타낸다. 한편, 레이턴시 신호(LATENCY)가 로우레벨이면 기입 신호(WRITE)의 로직 레벨에 상관없이 제1 경로단(510)의 출력(P1)이 로우레벨로 되어, 자동 프리차아지 신호(AP)는 하이레벨로 발생된다. 이는 로우레벨의 기입 신호(WRITE)에 응답하여 프리차아지 동작이 바로 일어남을 나타낸다.
자동 프리차아지 모드 선택부(530)는 기입 신호(WRITE)를 입력하는 제1 인버터(532), 제1 인버터(532)의 출력과 클럭(CLOCK) 그리고 반전 액티브 신호(/ACTIVE)를 입력하는 노아 게이트(534), 노아 게이트(534)의 출력을 입력하는 제2 인버터(536), 노아 게이트(534)의 출력과 제2 인버터(536)의 출력에 응답하여 자동 프리차아지 모드 신호(AUTO_PRC)를 전달하는 전송 게이트(538)를 포함한다. 전송 게이트(538)는 로우레벨로 하강하는 클럭(CLOCK)과 하이레벨의 기입 신호(WRITE), 그리고 로우레벨의 반전 액티브 신호(/ACTIVE)에 응답하여 수신되는 자동 프리차아지 모드 신호(AUTO_PRC)의 로직 레벨을 출력한다. 자동 프리차아지 모드 신호(AUTO_PRC)는 자동 프리차아지 명령에 의해 하이레벨로 활성화되고, 기입 신호(WRITE)의 로우레벨로의 비활성화에 응답하여 로우레벨로 비활성화된다.
자동 프리차아지 인에이블부(540)는 자동 프리차아지 모드 선택부(530)의 출력을 입력하는 제1 래치부(542), 제1 래치부(542)의 출력을 입력하고 그 출력으로 자동 프리차아지 인에이블 신호(EN)를 출력하는 인버터(544), 액티브 신호(ACTIVE)를 래치하는 제2 래치부(546), 그리고 제2 래치부(546)의 출력에 응답하여 자동 프리차아지 모드 선택부(530)의 출력을 리셋시키는 트랜지스터(548)를 포함한다. 액티브 신호(ACTIVE)는 액티브 명령에 의하여 하이레벨로 발생되는 신호이다. 하이레벨의 액티브 신호(ACTIVE)에 응답하여 제2 래치부(546)의 출력은 로우레벨의 반전 액티브 신호(/ACTIVE)를 발생한다. 로우레벨의 반전 액티브 신호(/ACTIVE)에 응답하여 트랜지스터(548)가 턴-오프되고, 제1 래치부(542)는 자동 프리차아지 모드 선택부(530)의 출력을 전달한다. 자동 프리차아지 모드 선택부(530)의 출력이 하이레벨이면, 자동 프리차아지 인에이블 신호(EN)는 하이레벨이 되어 자동 프리차아지 신호 발생부(550)의 동작을 인에이블시킨다.
한편, 로우레벨의 액티브 신호(ACTIVE)에 응답하여 제2 래치부(546)의 출력은 하이레벨의 반전 액티브 신호(/ACTIVE)를 발생한다. 하이레벨의 반전 액티브 신호(/ACTIVE)에 응답하여 트랜지스터(548)가 턴-온되고, 자동 프리차아지 모드 선택부(530)의 출력은 로우레벨로 셋팅된다. 자동 프리차아지 모드 선택부(530)의 출력이 로우레벨이면, 자동 프리차아지 인에이블 신호(EN)는 로우레벨이 되어 자동 프리차아지 신호 발생부(550)의 동작을 디세이블시킨다.
자동 프리차아지 신호 발생부(550)는 기입 신호(WRITE), 제1 경로단(510) 출력(P1), 그리고 제2 경로단(520) 출력(P2)을 입력하는 노아 게이트(552), 노아 게이트(552)의 출력과 자동 프리차아지 인에이블 신호(EN)를 입력하는 낸드 게이트(554), 그리고 낸드 게이트(554)의 출력을 입력하여 자동 프리차아지 신호(AP)를 출력하는 인버터(556)를 포함한다. 자동 프리차아지 인에이블 신호(EN)가 로우레벨로 비활성화되면, 낸드 게이트(554)의 출력은 하이레벨로, 그리고 자동 프리차아지 신호(AP)는 로우레벨로 되어 자동 프리차아지 동작이 일어나지 않음을 나타낸다. 자동 프리차아지 인에이블 신호(EN)가 하이레벨로 활성화되면, 자동 프리차아지 신호(AP)는 기입 신호(WRITE), 제1 경로단(510) 출력(P1), 그리고 제2 경로단(520) 출력(P2) 모두 로우레벨일 때 하이레벨로 발생된다. 이 때 자동 프리차아지 동작이 일어난다.
피이드백부(560)는 자동 프리차아지 신호(AP)를 입력하여 액티브 신호(ACTIVE)를 리셋시키는 트랜지스터(562)로 이루어진다. 하이레벨의 자동 프리차아지 신호(AP)에 응답하여 트랜지스터(562)가 턴-온되고, 액티브 신호(ACTIVE)는 로우레벨로 리셋된다. 액티브 신호(ACTIVE)가 로우레벨이 되면, 앞서 설명한 바와 같이, 자동 프리차아지 인에이블 신호(EN)가 로우레벨이 되어 자동 프리차아지 신호(AP)는 로우레벨이 되어, 자동 프리차아지 신호(AP)는 펄스형으로 발생된다. 펄스형의 자동 프리차아지 신호(AP)에 응답하여 자동 프리차아지 동작이 시작된다.
따라서, 본 실시예의 자동 프리차아지 제어 회로(430)는 자동 프리차아지 모드가 설정된 상태에서 SDRAM이 높은 클럭 주파수로 동작될 때 제1 경로단(510)의 출력에 응답하여 자동 프리차아지 신호(AP)를 발생시키고, SDRAM이 낮은 클럭 주파수로 동작될 때 제2 경로단(520)의 출력(P2)에 응답하여 자동 프리차아지 신호(AP)를 발생시킨다. 제1 경로단(510) 출력(P1)에 응답하여 발생되는 자동 프리차아지 신호(AP)는 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 1 클럭 사이클 후에 발생되는 것이고, 제2 경로단(520) 출력(P2)에 응답하여 발생되는 자동 프리차아지 신호(AP)는 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭 사이클 내 바로 발생되는 것이다. 자동 프리차아지 제어 회로(430)의 동작 타이밍도가 도 6a 및 도 6b에 도시되어 있다.
도 6a는 SDRAM이 높은 클럭 주파수, 예컨대 클럭 주기(tCC)가 10ns 이하인 tCC=7.5ns 클럭에 동기되어 동작하고 tWR=2 클럭 사이클로 설정되는 경우를 나타낸다. C1 클럭에서, 모드 레지스터를 셋팅하는 명령이 들어오고, 이에 응답하여 레이턴시 신호(LATENCY)가 설정된다. SDRAM이 높은 클럭 주파수로 동작되기 때문에, 레이턴시 신호(LATENCY)는 하이레벨로 설정된다. 이 후, 소정의 클럭 사이클이 지난 후 C3 클럭에서, 액티브 명령이 들어오고, 이에 응답하여 액티브 신호(ACTIVE)가 하이레벨로 활성화된다. 액티브 신호(ACTIVE)의 활성화에 응답하는 워드라인 드라이버(410, 도 4)에 의하여 워드라인(WL)이 하이레벨로 활성화된다.
C5 클럭에서, 기입 명령과 함께 자동 프리차아지 명령이 들어오고, 이에 응답하여 기입 신호(WRITE)가 하이레벨로 활성화되고 자동 프리차아지 모드 신호(AUTO_PRC)가 하이레벨로 활성화된다. 이 때, C5 클럭에서 C8 클럭까지 매 클럭마다 버스트 길이(BL=4)에 해당하는 데이터들(DATA1, DATA2, DATA3, DATA4)이 입력된다. 이 후, C9 클럭에서, 마지막 데이터(DATA4)의 기입 동작이 끝났음을 나타내는 기입 신호(WRITE)가 로우레벨로 비활성화되고, 자동 프리차아지 모드 신호(AUTO_PRC) 또한 로우레벨로 비활성화된다. 로우레벨의 기입 신호(WRITE)에 응답하여 자동 프리차아지 신호(AP)가 발생되는 데, 기입 신호(WRITE)가 로우레벨로 비활성화되는 C9 클럭으로부터 제1 경로단(510)을 통과하는 데 소요되는 1 클럭 사이클 후인 C10 클럭에서 자동 프리차아지 신호(AP)가 하이레벨로 된다. 그리고 C10 클럭에서, 하이레벨의 자동 프리차아지 신호(AP)에 응답하여 액티브 신호(ACTIVE)가 로우레벨로 비활성화된다. 로우레벨의 액티브 신호(ACTIVE)에 응답하여 워드라인이 로우레벨로 비활성화되고, 자동 프리차아지 신호(AP)는 로우레벨로 된다. 이렇게 발생되는 자동 프리차아지 신호(AP)는 펄스형의 파형이 된다. 자동 프리차아지 동작은 자동 프리차아지 신호에 응답하여 일어난다.
여기에서, 자동 프리차아지 동작은 마지막 데이터(DATA4)가 입력되는 C8 클럭으로부터 2 클럭 사이클 후인 C10 클럭에서 일어난다. 이는 미리 설정된 tWR=2 클럭 사이클을 만족하면서, DATA4가 메모리 셀로 기입되는 데 실제로 필요한 시간 10ns 후 바로 다음 클럭에서 자동 프리차아지 동작이 일어나기 때문에, 클럭 사이클의 잉여없이 매 클럭 마다 SDRAM의 동작 상태가 결정됨을 의미한다.
도 6b는 SDRAM이 낮은 클럭 주파수, 예컨대 클럭 주기(tCC)가 10ns 이상인 tCC=15ns 클럭에 동기되어 동작하는 경우를 나타낸다. C1 클럭에서, 모드 레지스터를 셋팅하는 명령이 들어오고, 이에 응답하여 레이턴시 신호(LATENCY)가 설정되는 데, SDRAM이 낮은 클럭 주파수로 동작되기 때문에 레이턴시 신호(LATENCY)는 로우레벨로 설정된다. 이 후, 소정의 클럭 사이클이 지난 후 C3 클럭에서, 액티브 명령에 응답하여 액티브 신호(ACTIVE)가 하이레벨로 활성화되고, 액티브 신호(ACTIVE)의 활성화에 응답하여 워드라인(WL)이 하이레벨로 활성화된다. C5 클럭에서, 기입 명령과 함께 자동 프리차아지 명령이 들어오고, 이에 응답하여 기입 신호(WRITE)가 하이레벨로 활성화되고 자동 프리차아지 모드 신호(AUTO_PRC)가 하이레벨로 활성화된다. 이 때, C5 클럭에서 C8 클럭까지 매 클럭마다 버스트 길이(BL=4)에 해당하는 데이터들(DATA1, DATA2, DATA3, DATA4)이 입력된다.
이 후, C9 클럭에서, 마지막 데이터(DATA4)의 기입 동작이 끝났음을 나타내는 기입 신호(WRITE)가 로우레벨로 비활성화되고, 자동 프리차아지 모드 신호(AUTO_PRC) 또한 로우레벨로 비활성화된다. 레이턴시 신호(LATENCY)가 로우레벨인 상태이므로, 기입 신호(WRITE)가 로우레벨로 비활성화되는 C9 클럭 내에서 제2 경로단(520)을 통하는 소정 시간 지연 후 바로 프리차아지 신호(AP)가 하이레벨로 된다. 그리고 C9 클럭에서, 하이레벨의 자동 프리차아지 신호(AP)에 응답하여 액티브 신호(ACTIVE)가 로우레벨로 비활성화된다. 로우레벨의 액티브 신호(ACTIVE)에 응답하여 워드라인이 로우레벨로 비활성화되고, 자동 프리차아지 신호(AP)는 로우레벨로 된다. 이렇게 발생되는 자동 프리차아지 신호(AP)는 펄스형의 파형이 된다. 자동 프리차아지 동작은 자동 프리차아지 신호에 응답하여 일어난다.
여기에서, 자동 프리차아지 동작은 마지막 데이터(DATA4)가 입력되는 C8 클럭으로부터 1 클럭 사이클 후인 C9 클럭에서 일어난다. C8 클럭으로부터 1 클럭 사이클 후인 C9 클럭에서 자동 프리차아지 동작이 일어나더라도 DATA4가 메모리 셀로 기입되는 데 실제로 필요한 시간 10ns을 확보하게 된다. 이는 종래의 SDRAM이 낮은 클럭 주파수로 동작될 때(도 3d)와 비교하여, 클럭 사이클의 잉여없이 매 클럭 마다 SDRAM의 동작 상태가 결정됨을 의미한다. 즉, 로우레벨의 레이턴시 신호(LATENCY)에 의해 tWR=1 클럭 사이클로 정해져서 동작되는 것을 보여준다.
도 7은 본 발명의 다른 실시예에 따른 자동 프리차아지 제어 회로를 나타내는 도면이다. 자동 프리차아지 제어 회로(700)는 제1 경로단(710), 제2 경로단(720), 자동 프리차아지 모드 선택부(530), 자동 프리차아지 인에이블부(540), 자동 프리차아지 신호 발생부(550), 그리고 피이드백부(560)를 포함한다. 자동 프리차아지 제어 회로(700)는 도 5의 자동 프리차아지 제어 회로(500)와 비교하여 제1 경로단(710)이 제1 경로단(510)과 다르다는 점에 차이가 있다. 제2 경로단(720), 자동 프리차아지 모드 선택부(530), 자동 프리차아지 인에이블부(540), 자동 프리차아지 신호 발생부(550), 그리고 피이드백부(560)는 도 5의 그것들과 그 구성 및 기능에 있어서 거의 동일하다. 설명의 중복을 피하기 위하여, 이들에 대한 구체적인 설명은 생략된다.
제1 경로단(710)은 기입 신호(WRITE)를 입력하는 제1 인버터(702), 클럭(CLOCK)을 입력하는 제2 인버터(704), 클럭(CLOCK) 및 반전 클럭(/CLOCK)에 응답하여 제1 인버터(702)의 출력을 전송하는 제1 전송 게이트(706), 제1 전송 게이트(706)의 출력을 래치하는 래치부(708), 래치부(708)의 출력과 레이턴시 신호(LATENCY)에 응답하는 낸드 게이트(712), 낸드 게이트(712)의 출력을 입력하는 제3 인버터(714), 그리고 제3 인버터(714)의 출력을 소정 시간 지연시키는 지연부(716)를 포함한다. 지연부(716)는 도 8에 도시된 것처럼, 제1 인버터(802)와 직렬 연결되는 저항(804), 저항(804)의 다른 단과 접지 전압(GND) 사이에 연결되는 커패시터(806), 그리고 저항(804)의 다른 단과 직렬 연결되는 제2 인버터(808)로 이루어진다. 지연부(716)의 지연 시간은 저항(804) 값과 커패시터(806) 용량에 따라 결정된다. 지연부(716)는 제1 인버터(802), 저항(804), 커패시터(806) 그리고 제2 인버터(808)로 구성되는 이외에, 직렬 연결되는 인버터들 또는 플립플롭들로 구성될 수 있다.
다시, 도 7로 돌아가서, SDRAM이 높은 클럭 주파수로 동작되는 하이레벨의 레이턴시 신호(LATENCY)에 대하여, 제1 경로단(710)은 기입 신호(WRITE)가 하이레벨로 활성화되면 제1 인버터(702)의 출력은 로우레벨로, 제1 전송 게이트(706)의 출력은 로우레벨의 클럭(CLOCK)과 하이레벨의 반전 클럭(/CLOCK)에 응답하여 로우레벨로, 래치부(708)의 출력은 하이레벨로, 낸드 게이트(712)의 출력은 하이레벨의 래치부(706) 출력과 하이레벨의 레이턴시 신호(LATENCY)에 응답하여 로우레벨로, 제3 인버터(714)의 출력은 하이레벨로, 그리고 지연부(716)의 출력은 하이레벨의 제3 인버터(714)의 출력으로부터 소정 시간 지연된 후 하이레벨이 된다. 지연부(716)의 출력은 제1 경로단(710)의 출력(P1)이 되고, 자동 프리차아지 신호 발생부(550)로 전달된다. 여기에서, 자동 프리차아지 신호 발생부(550)는 하이레벨의 기입 신호(WRITE), 하이레벨의 제1 경로단(710) 출력(P1), 그리고 하이레벨의 래치부(708) 출력에 응답하여 로우레벨의 자동 프리차아지 신호(AP)를 발생하는 데, 이는 자동 프리차아지 동작이 일어나지 않음을 나타낸다.
기입 신호(WRITE)가 로우레벨로 비활성화되면, 제1 인버터(702)의 출력은 하이레벨로, 제1 전송 게이트(706)의 출력은 로우레벨의 클럭(CLOCK)과 하이레벨의 반전 클럭(/CLOCK)에 응답하여 하이레벨로, 래치부(708)의 출력은 로우레벨로, 낸드 게이트(712)의 출력은 로우레벨의 래치부(708) 출력과 하이레벨의 레이턴시 신호(LATENCY)에 응답하여 하이레벨로, 제3 인버터(714)의 출력은 로우레벨로, 그리고 지연부(716)의 출력은 로우레벨의 제3 인버터(714)의 출력으로부터 소정 시간 지연된 후 로우레벨이 된다. 로우레벨의 제1 경로단(710) 출력(P1)은 자동 프리차아지 신호 발생부(550)로 전달되는 데, 자동 프리차아지 신호 발생부(550)는 로우레벨의 기입 신호(WRITE), 로우레벨의 제1 경로단(510) 출력(P1) 그리고 로우레벨의 래치부(508) 출력에 응답하여 하이레벨의 자동 프리차아지 신호(AP)를 발생한다. 이는 자동 프리차아지 동작이 일어남을 나타낸다.
한편, SDRAM이 낮은 클럭 주파수로 동작되는 로우레벨의 레이턴시 신호(LATENCY)에 대하여, 제1 경로단(710)은 낸드 게이트(712)의 출력이 하이레벨로, 그리고 제3 인버터(714)의 출력이 로우레벨로 되어, 제1 경로단(710)의 출력(P1)은 로우레벨이 된다. 이 후, 자동 프리차아지 신호 발생부(550)의 출력(AP)은 제1 경로단(710) 출력이 로우레벨일 때 수신되는 기입 신호(WRITE)에 지배적이다. 따라서, 하이레벨의 기입 신호(WRITE)에 응답하여 자동 프리차아지 신호 발생부(550)의 출력(AP)은 로우레벨이 되어, 프리차아지 동작이 일어나지 않음을 나타낸다. 로우레벨의 기입 신호(WRITE)에 응답하여 자동 프리차아지 신호 발생부(550)의 출력(AP)은 하이레벨이 되어, 프리차아지 동작이 일어남을 나타낸다.
제2 경로단(720)은 도 5의 제2 경로단(520)과 거의 동일하다. 간단히, 제2 경로단(720)은 제1 경로단(710) 내의 제1 인버터(702), 제2 인버터(704), 제1 전송 게이트(706), 그리고 래치부(708)로 이루어지고, 래치부(708)의 출력은 제2 경로단(720)의 출력(P2)이 된다. 기입 신호(WRITE)가 하이레벨로 활성화되면, 제2 경로단(720)의 출력(P2)은 하이레벨이 되고 자동 프리차아지 신호(AP)는 로우레벨로 발생되는 데, 레이턴시 신호(LATENCY)에 응답하는 제1 경로단(710) 출력(P1)에 상관없이 자동 프리차아지 동작이 일어나지 않음을 나타낸다. 기입 신호(WRITE)가 로우레벨로 비활성화되면, 제2 경로단(720)의 출력(P2)은 로우레벨로 되고, 자동 프리차아지 신호(AP)는 제1 경로단(710)의 출력(P1)에 응답하여 발생된다. 레이턴시 신호(LATENCY)가 하이레벨이면 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 제1 경로단(710) 내 지연부(716)의 지연시간 후에, 제1 경로단(710)의 출력(P1)이 로우레벨로, 그리고 자동 프리차아지 신호(AP)는 하이레벨로 발생되어 프리차아지 동작이 일어남을 나타낸다. 한편, 레이턴시 신호(LATENCY)가 로우레벨이면 기입 신호(WRITE)의 로직 레벨에 상관없이 제1 경로단(710)의 출력(P1)이 로우레벨로 되어, 자동 프리차아지 신호(AP)는 하이레벨로 발생된다. 이는 로우레벨의 기입 신호(WRITE)에 응답하여 프리차아지 동작이 바로 일어남을 나타낸다.
도 9는 도 7의 자동 프리차아지 제어 회로(700)의 동작 타이밍을 나타내는 도면이다. 도 9는 SDRAM이 높은 클럭 주파수, 예컨대 클럭 주기(tCC)가 10ns 이하인 tCC=7.5ns 클럭에 동기되어 동작하고 tWR=1 클럭 사이클로 설정되는 경우를 나타낸다. 그리고, 마지막 데이터(DATA4)의 메모리 셀로의 기입 동작에 소요되는 시간은 10ns 정도이다. 도 9에서, C8 클럭까지의 타이밍은 도 6a와 거의 동일하다. 다만, 도 6a는 tWR=2 클럭 사이클로 설정되는 예에 대한 동작 타이밍을 나타내는 것임에 반하여, 도 9는 tWR=1 클럭 사이클로 설정되는 예에 대한 동작 타이밍을 나타낸다는 것에 차이가 있다. 따라서, 설명의 중복을 피하기 위하여 C8 클럭까지의 동작 타이밍에 대한 구체적인 설명은 생략된다. 간단히, C1 클럭에서 모드 레지스터 셋팅 명령에 의해 레이턴시 신호(LATENCY)는 하이레벨로 셋팅되고, C3 클럭에서 액티브 명령, 그리고 C5 클럭에서 기입 명령과 자동 프리차아지 명령에 의해 기입 신호(WRITE) 및 자동 프리차아지 모드 신호(AUTO_PRC)가 하이레벨로 활성화되고 C8 클럭까지 매 클럭마다 버스트 길이의 데이터들(DATA1, DATA2, DATA3, DATA4)이 입력된다.
C9 클럭에서, 기입 신호(WRITE)가 로우레벨로 비활성화되고 이에 응답하여 자동 프리차아지 모드 신호(AUTO_PRC)는 로우레벨로 비활성화된다. 그리고, C9 클럭으로부터 제1 경로단(710) 내 지연부(716)의 지연시간 후에 자동 프리차아지 신호(AP)가 하이레벨로 발생된다. C10 클럭에서, 하이레벨의 자동 프리차아지 신호(AP)에 응답하여 액티브 신호(ACTIVE)는 로우레벨로 비활성화된다. 그리고 로우레벨의 액티브 신호(ACTIVE)에 응답하여 자동 프리차아지 신호(AP)는 로우레벨로 비활성화되고 워드라인(WL)도 로우레벨로 비활성화된다.
여기에서, tWR=1 클럭 사이클로 설정된 상태에서, 마지막 데이터(DATA4)를 메모리 셀로 기입하는 데 실제 소요되는 시간 10ns는 tWR=1 클럭 사이클=7.5ns를 초과하게 된다. 그런데, 하이레벨의 자동 프리차아지 신호(AP)에 의해 자동 프리차아지 동작이 시작되는 시점은 C9 클럭으로부터 제1 경로단(710) 내 지연부(716)의 지연시간 후이다. 즉, 마지막 데이터(DATA4)의 기입 동작이 완료되고 난 후에 프리차아지 동작이 일어난다.
한편, SDRAM이 낮은 클럭 주파수로 동작되는 경우에 있어서, 도 7의 자동 프리차아지 제어 회로의 동작 타이밍은 도 6b와 동일하다.
따라서, 도 7의 자동 프리차아지 제어 회로(700)는 도 9에 도시된 바와 같이, 자동 프리차아지 동작이 마지막 데이터(DATA4)의 기입 동작이 끝나고 바로 수행되므로, 도 5의 자동 프리차아지 제어 회로(500)의 높은 클럭 주파수일 때의 동작 타이밍을 나타내는 도 6a와는 달리, 마지막 데이터(DATA4)의 기입 동작이 끝나고 다음 클럭(CLOCK)을 기다릴 필요가 없다. 그러므로, 도 7의 자동 프리차아지 제어 회로(700)를 채용하는 SDRAM은 자동 프리차아지 동작에 있어서 고속 동작이 가능하다.
도 10은 본 발명의 제3 실시예에 따른 프리차아지 회로의 일부분을 나타내는 도면이다. 도 10은 앞서 설명한 도 5 및 도 7의 제1 경로단(510, 710)과 제2 경로단(520, 720)의 다른 실시예를 나타내는 데, 다단 경로단(1000)이라 칭한다. 다단 경로단(1000)은 클럭(CLOCK)과, 기입 신호(WRITE) 그리고 클럭의 주파수 정보에 따라 구분되는 제1, 제2, 제3 및 제4 레이턴시 신호(LATENCY1, LATENCY2, LATENCY3, LATENCY4) 각각에 응답하여 그 출력을 발생한다. 다단 경로단(1000)의 출력은 도 5 또는 도 7의 자동 프리차아지 신호 발생부(550)로 제공되며, 자동 프리차아지 신호 발생부(550)는 도 5 또는 도 7의 자동 프리차아지 모드 선택부(530)와 자동 프리차아지 인에이블부(540)에 의해 발생되는 자동 프리차아지 인에이블 신호(EN)에 응답하여 프리차아지 신호(AP)를 발생한다.
구체적으로, 다단 경로단(1000)은 기입 신호(WRITE)를 입력하여 반전 입력 신호(/WRITE)를 출력하는 제1 인버터(1002)와, 제1 내지 제4 경로단(1010, 1020, 1030, 1040), 그리고 클럭(CLOCK)을 입력하여 반전 클럭(/CLOCK)을 출력하는 제2 인버터(1004)를 포함한다. 제1 경로단(1010)은 반전 기입 신호(/WRITE)와 제4 레이턴시 신호(LATENCY4)를 입력하고 클럭(CLOCK)과 반전 클럭(/CLOCK)에 응답하여 그 출력을 발생한다. 제2 경로단(1020)은 제1 경로단(1010) 출력과 반전 기입 신호(/WRITE) 그리고 제3 레이턴시 신호(LATENCY3)를 입력하고 클럭(CLOCK)과 반전 클럭(/CLOCK)에 응답하여 그 출력을 발생한다. 제3 경로단(1030)은 제2 경로단(1020) 출력과 반전 기입 신호(/WRITE) 그리고 제2 레이턴시 신호(LATENCY2)를 입력하고 클럭(CLOCK)과 반전 클럭(/CLOCK)에 응답하여 그 출력을 발생한다. 제4 경로단(1040)은 제3 경로단(1030) 출력과 반전 기입 신호(/WRITE) 그리고 제1 레이턴시 신호(LATENCY1)를 입력하고 클럭(CLOCK)과 반전 클럭(/CLOCK)에 응답하여 그 출력을 발생한다.
여기에서, 제1 레이턴시 신호(LATENCY1)는 앞서 표 1에서 설명한 바 있는 카스 레이턴시 1(CL=1) 또는 카스 레이턴시 2(CL=2)일 때 하이레벨로 활성화되는 신호이다. 제2 레이턴시 신호(LATENCY2)는 카스 레이턴시 3(CL=3)일 때, 제3 레이턴시 신호(LATENCY3)는 카스 레이턴시 4(CL=4)일 때, 그리고 제4 레이턴시 신호(LATENCY4)는 카스 레이턴시 5(CL=5)일 때 각각 하이레벨로 활성화되는 신호이다. 그리고, 제1 내지 제4 레이턴시 신호(LATENCY1, LATENCY2, LATENCY3, LATENCY4)는 표 1에서 설정하는 기입 회복 시간(tWR)의 클럭 사이클 수를 만족하는 신호들이다.
제1 경로단(1010)은 반전 기입 신호(/WRITE)와 제4 레이턴시 신호(LATENCY4)를 입력하는 낸드 게이트(1012), 낸드 게이트(1012)의 출력을 입력하는 인버터(1014), 클럭(CLOCK) 및 반전 클럭(/CLOCK)에 응답하여 인버터(1014)의 출력을 전달하는 제1 전송 게이트(1016), 제1 전송 게이트(1016)의 출력을 래치하는 래치부(1018), 그리고 반전 클럭(/CLOCK) 및 클럭(CLOCK)에 응답하여 래치부(1018)의 출력을 제1 경로단(1010)의 출력(P1)으로 전달하는 제2 전송 게이트(1019)를 포함한다. 제1 경로단(1010)은 제4 레이턴시 신호(LATENCY4)가 하이레벨이고 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 1 클럭(CLOCK) 사이클 후에 로우레벨의 출력(P1)을 발생한다. 로우레벨의 제1 경로단(1010) 출력(P1)은 제2 경로단(1020), 제3 경로단(1030), 그리고 제4 경로단(1040)을 통하여 로우레벨의 다단 경로단 출력(MP)을 발생한다. 로우레벨의 다단 경로단 출력(MP)은 자동 프리차아지 신호 발생부(550, 도 5 또는 도 7)의 노아 게이트(552)의 입력으로 제공된다. 이 때, 노아 게이트(552)는 기입 신호(WRITE)와 다단 경로단 출력(MP)을 입력하는 2-입력 노아 게이트임은 물론이다.
한편, 제4 레이턴시 신호(LATENCY4)가 로우레벨이면 제1 경로단 출력(P1)은 하이레벨이 되고, 다단 경로단(1000) 출력(MP)은 제3 레이턴시 신호(LATENCY3)에 응답하는 제2 경로단(1020), 제2 레이턴시 신호(LATENCY)에 응답하는 제3 경로단(1030) 그리고 제1 레이턴시 신호(LATENCY1)에 응답하는 제4 경로단(1040) 출력들에 응답하여 결정된다.
제2 경로단(1020)은 반전 기입 신호(/WRITE)와 제3 레이턴시 신호(LATENCY3)를 입력하는 제1 낸드 게이트(1022), 제1 경로단 출력(P1)과 상기 제1 낸드 게이트의 출력을 입력하는 제2 낸드 게이트(1024), 클럭(CLOCK) 및 반전 클럭(/CLOCK)에 응답하여 제2 낸드 게이트(1024)의 출력을 전달하는 제1 전송 게이트(1026), 제1 전송 게이트(1026)의 출력을 래치하는 래치부(1028), 그리고 반전 클럭(/CLOCK) 및 클럭(CLOCK)에 응답하여 래치부(1028)의 출력을 제2 경로단(1020)의 출력(P2)으로 전달하는 제2 전송 게이트(1029)를 포함한다. 제2 경로단(1020)은 제1 경로단 출력(P1)이 하이레벨인 상태에서, 제3 레이턴시 신호(LATENCY3)가 하이레벨이고 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 1 클럭(CLOCK) 사이클 후에 로우레벨의 출력(P2)을 발생한다. 로우레벨의 제2 경로단(1020) 출력(P2)은 제3 경로단(1030)과 제4 경로단(1040)을 통하여 로우레벨의 다단 경로단 출력(MP)을 발생한다.
제3 레이턴시 신호(LATENCY3)가 로우레벨이면 제2 경로단 출력(P2)은 제1 경로단 출력(P1)의 로직 레벨에 따라 출력되는 데, 제1 경로단 출력(P1)이 로우레벨이면 제2 경로단 출력(P2)은 로우레벨이 된다. 이에 따라, 다단 경로단 출력(MP)은 로우레벨이 된다. 제1 경로단 출력(P1)이 하이레벨이면, 제2 경로단 출력(P2)은 하이레벨이 되고, 다단 경로단(1000) 출력(MP)은 제2 레이턴시 신호(LATENCY)에 응답하는 제3 경로단(1030)과 제1 레이턴시 신호(LATENCY1)에 응답하는 제4 경로단(1040) 출력들에 응답하여 결정된다.
제3 경로단(1030)은 반전 기입 신호(/WRITE)와 제2 레이턴시 신호(LATENCY2)를 입력하는 제1 낸드 게이트(1032), 제2 경로단 출력(P2)과 제1 낸드 게이트의 출력(1032)을 입력하는 제2 낸드 인버터(1034), 클럭(CLOCK) 및 반전 클럭(/CLOCK)에 응답하여 제2 낸드 게이트(1034)의 출력을 전달하는 제1 전송 게이트(1036), 제1 전송 게이트(1036)의 출력을 래치하는 래치부(1038), 그리고 반전 클럭(/CLOCK) 및 클럭(CLOCK)에 응답하여 래치부(1038)의 출력을 제3 경로단(1030)의 출력(P3)으로 전달하는 제2 전송 게이트(1039)를 포함한다. 제3 경로단(1030)은 제2 경로단 출력(P2)이 하이레벨인 상태에서, 제2 레이턴시 신호(LATENCY2)가 하이레벨이고 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 1 클럭(CLOCK) 사이클 후에 로우레벨의 출력(P3)을 발생한다. 로우레벨의 제2 경로단 출력(P3)은 제4 경로단(1040)을 통하여 로우레벨의 다단 경로단 출력(MP)을 발생한다.
제2 레이턴시 신호(LATENCY2)가 로우레벨이면 제3 경로단 출력(P3)은 제2 경로단 출력(P2)의 로직 레벨에 따라 출력되는 데, 제2 경로단 출력(P2)이 로우레벨이면 제3 경로단 출력(P3)은 로우레벨이 된다. 이에 따라, 다단 경로단 출력(MP)은 로우레벨이 된다. 제2 경로단 출력(P2)이 하이레벨이면, 제3 경로단 출력(P3)은 하이레벨이 되고, 다단 경로단 출력(MP)은 제1 레이턴시 신호(LATENCY)에 응답하는 제4 경로단(1040) 출력들에 응답하여 결정된다.
제4 경로단(1040)은 반전 기입 신호(/WRITE)와 제1 레이턴시 신호(LATENCY1)를 입력하는 제1 낸드 게이트(1042), 제3 경로단 출력(P3)과 제1 낸드 게이트(1042)의 출력을 입력하는 제2 낸드 인버터(1044), 클럭(CLOCK) 및 반전 클럭(/CLOCK)에 응답하여 제2 낸드 게이트(1044)의 출력을 전달하는 제1 전송 게이트(1046), 그리고 제1 전송 게이트(1048)의 출력을 래치하여 다단 경로단(1000)의 출력(MP)으로 발생하는 래치부(1048)를 포함한다. 제4 경로단(1040)은 제3 경로단 출력(P3)이 하이레벨인 상태에서, 제1 레이턴시 신호(LATENCY1)가 하이레벨이고 기입 신호(WRITE)가 로우레벨로 비활성화되는 클럭으로부터 1 클럭(CLOCK) 사이클 후에 로우레벨의 다단 경로단 출력(MP)을 발생한다.
제1 레이턴시 신호(LATENCY1)가 로우레벨이면 다단 경로단 출력(MP)은 제3 경로단 출력(P3)의 로직 레벨에 따라 출력되는 데, 제3 경로단 출력(P3)이 로우레벨이면 다단 경로단 출력(MP)은 로우레벨이 된다. 제3 경로단 출력(P3)이 하이레벨이면, 다단 경로단 출력(MP)은 하이레벨이 결정된다. 하이레벨의 다단 경로단 출력(MP)은 자동 프리차아지 신호 발생부(550, 도 5 또는 도 7)의 노아 게이트(552)로 입력되어 자동 프리차아지 신호(AP)는 로우레벨로 발생된다. 이는 자동 프리차아지 동작이 일어나지 않음을 나타낸다.
따라서, 본 실시예의 다단 경로단(1000)을 포함하는 자동 프리차아지 제어 회로는 SDRAM의 클럭 주파수에 따라 설정되는 제1 내지 제4 레이턴시 신호(LATENCY1, LATENCY2, LATENCY3, LATENCY4)에 응답하여 자동 프리차아지 동작을 수행한다. 이에 따라, 기입되는 마지막 데이터의 기입 회복 시간(tWR) 또한 SDRAM의 클럭 주파수에 따라 다양하게 가져갈 수 있으므로, 종래의 클럭 사이클 잉여가 발생하지 않는다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 본 발명의 실시예들이 SDRAM의 자동 프리차아지 동작에 맞추어 기술하고 있지만, 자동 프리차아지 동작 이외에 외부에서 제공되는 프리차아지 명령에 의해 수행되는 프리차아지 동작에도 적용될 수 있음은 물론이다. 그리고 본 실시예의 자동 프리차아지 제어 회로들을 채용하는 반도체 메모리 장치가 SDRAM에 한정되지 않음도 물론이다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 프리차아지 제어 회로들에 의하면, 반도체 메모리 장치 특히, SDRAM의 클럭 주파수 정보를 갖는 레이턴시 신호에 응답하여 프리차아지 동작을 수행하므로, 종래의 기술과는 달리 반도체 메모리 장치로 기입되는 마지막 데이터의 기입 회복 시간(tWR)도 클럭 주파수에 따라 다양하게 가져갈 수 있고 클럭 사이클의 잉여없이 프리차아지 동작을 수행한다. 이에 따라 매 클럭 마다 동작 상태를 갖는 반도체 메모리 장치의 성능이 향상된다.
도 1은 일반적인 SDRAM의 프리차아지 동작을 나타내는 블락 다이어그램이다.
도 2는 기입 회복 시간(tWR)을 설명하는 도면이다.
도 3a 내지 도 3d는 일반적인 SDRAM의 동작 주파수 및 프리차아지 방식에 따른 tWR 타이밍을 나타내는 도면이다.
도 4는 본 발명의 프리차아지 동작을 나타내는 블락 다이어그램이다.
도 5는 본 발명의 제1 실시예에 따른 프리차아지 제어 회로를 나타내는 도면이다.
도 6a 및 도 6b는 도 5의 프리차아지 제어 회로의 동작 타이밍을 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 프리차아지 제어 회로를 나타내는 도면이다.
도 8은 도 7의 프리차아지 제어 회로 내 지연부를 나타내는 도면이다.
도 9는 도 7의 프리차아지 제어 회로의 동작 타이밍을 나타내는 도면이다.
도 10은 본 발명의 제3 실시예에 따른 프리차아지 제어 회로의 일부인 다단 경로단을 나타내는 도면이다.

Claims (27)

  1. 기입 동작의 종료를 알리는 기입 신호를 입력받으며, 클럭 신호 및 레이턴시 신호에 응답하여 제 1 신호를 발생하는 제 1 경로단;
    상기 레이턴시 신호는 상기 클럭 신호의 주파수 정보를 가지며;
    상기 기입 신호를 입력받으며, 상기 클럭 신호에 응답하여 제 2 신호를 발생하는 제 2 경로단; 및
    상기 기입 신호, 상기 제 1 신호, 그리고 상기 제 2 신호 중에서 가장 늦게 입력되는 신호에 응답하여 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 프리차아지 신호 발생부를 포함하는 것을 특징으로 하는 프리차아지 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 경로단은, 상기 기입 신호를 입력받는 제 1 인버터;
    상기 제 1 인버터와 연결되고, 상기 클럭 신호와 반전 클럭 신호에 응답하여 상기 제 1 인버터의 출력을 전달하는 제 1 전송 게이트;
    상기 제 1 전송 게이트와 연결되고, 상기 제 1 전송 게이트의 출력을 래치하는 제 1 래치부;
    상기 제 1 래치부와 연결되고, 상기 제 1 래치부의 출력을 입력받는 제 2 인버터;
    상기 제 2 인버터와 연결되고, 상기 제 2 인버터의 출력을 래치하는 제 2 래치부;
    상기 제 2 래치부의 출력과 상기 레이턴시 신호를 입력받는 낸드 게이트; 및
    상기 낸드 게이트와 연결되고, 상기 낸드 게이트의 출력을 입력받아서 상기 제 1 경로단의 출력을 발생하는 제 3 인버터를 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  3. 제 1 항에 있어서,
    상기 제 2 경로단은, 상기 기입 신호를 입력받는 제 1 인버터;
    상기 제 1 인버터와 연결되고, 상기 클럭 신호와 반전 클럭 신호에 응답하여 상기 제 1 인버터의 출력을 전달하는 제 1 전송 게이트; 및
    상기 제 1 전송 게이트와 연결되고, 상기 제 1 전송 게이트의 출력을 래치하여 상기 제 2 경로단의 출력을 발생하는 제 1 래치부를 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  4. 제 1 항에 있어서,
    상기 프리차아지 신호 발생부는, 상기 기입 신호, 상기 제 1 신호, 그리고 상기 제 2 신호를 입력받는 노아 게이트;
    프리차아지 모드의 진입을 나타내는 프리차아지 인에이블 신호와 상기 노아 게이트의 출력을 입력받는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 입력받으며, 상기 프리차아지 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  5. 제 1 항에 있어서,
    상기 기입 신호, 상기 클럭 신호, 그리고 액티브 명령에 의해 발생되는 액티브 신호에 응답하여 프리차아지 명령에 의해 발생되는 프리차아지 모드 신호를 전달하는 프리차아지 모드 선택부;
    상기 액티브 신호에 응답하여 상기 프리차아지 모드 선택부의 출력을 프리차아지 인에이블 신호로 발생하는 프리차아지 인에이블부; 및
    상기 프리차아지 신호에 응답하여 상기 프리차아지 인에이블 신호를 리셋시켜 인에이블된 상기 프리차아지 신호 발생부를 디세이블시키는 피이드백부를 더 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  6. 기입 동작의 종료를 알리는 기입 신호를 입력받으며, 클럭 신호 및 레이턴시 신호에 응답하여 제 1 신호를 발생하는, 그리고 상기 제 1 신호를 소정 시간 지연시키고 제 2 신호를 발생하는 제 1 경로단;
    상기 레이턴시 신호는 상기 클럭 신호의 주파수 정보를 가지며;
    상기 기입 신호를 입력받으며, 상기 클럭 신호에 응답하여 제 3 신호를 발생하는 제 2 경로단; 및
    상기 기입 신호, 상기 제 2 신호, 그리고 상기 제 3 신호 중에서 가장 늦게 입력되는 신호에 응답하여 상기 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 프리차아지 신호 발생부를 포함하는 것을 특징으로 하는 프리차아지 제어 회로.
  7. 제 6 항에 있어서,
    상기 제 1 경로단은, 상기 기입 신호를 입력받는 제 1 인버터;
    상기 제 1 인버터와 연결되고, 상기 클럭 신호와 반전 클럭 신호에 응답하여 상기 제 1 인버터의 출력을 전달하는 제 1 전송 게이트;
    상기 제 1 전송 게이트와 연결되고, 상기 제 1 전송 게이트의 출력을 래치하는 래치부;
    상기 래치부의 출력과 상기 레이턴시 신호를 입력받는 낸드 게이트;
    상기 낸드 게이트와 연결되고, 상기 낸드 게이트의 출력을 입력받는 제 3 인버터; 및
    상기 제 3 인버터의 출력에 연결되고, 상기 제 3 인버터 출력을 소정 시간 지연시킨 후 출력하는 지연부를 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  8. 제 7 항에 있어서,
    상기 지연부는, 인버터 체인, 저항 및 커패시터를 포함하는 것을 특징으로 하는 프리차아지 제어 회로.
  9. 제 6 항에 있어서,
    상기 제 2 경로단은, 상기 기입 신호를 입력받는 제 1 인버터;
    상기 제 1 인버터와 연결되고, 상기 클럭 신호와 반전 클럭 신호에 응답하여 상기 제 1 인버터의 출력을 전달하는 제 1 전송 게이트; 및
    상기 제 1 전송 게이트와 연결되고, 상기 제 1 전송 게이트의 출력을 래치하여 상기 제 2 경로단의 출력을 발생하는 제 1 래치부를 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  10. 제 6 항에 있어서,
    상기 프리차아지 신호 발생부는, 상기 기입 신호, 상기 제 2 신호, 그리고 상기 제 3 신호를 입력받는 노아 게이트;
    프리차아지 모드의 진입을 나타내는 프리차아지 인에이블 신호와 상기 노아 게이트의 출력을 입력받는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 입력받고 상기 프리차아지 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  11. 제 6 항에 있어서,
    상기 기입 신호, 상기 클럭 신호, 그리고 액티브 명령에 의해 발생되는 액티브 신호에 응답하여 프리차아지 명령에 의해 발생되는 프리차아지 모드 신호를 전달하는 프리차아지 모드 선택부;
    상기 액티브 신호에 응답하여 상기 프리차아지 모드 선택부의 출력을 프리차아지 인에이블 신호로 발생하는 프리차아지 인에이블부; 및
    상기 프리차아지 신호에 응답하여 상기 프리차아지 인에이블 신호를 리셋시켜 인에이블된 상기 프리차아지 신호 발생부를 디세이블시키는 피이드백부를 더 구비하는 것을 특징으로 하는 프리차아지 제어 회로.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 메모리 셀에 데이터를 기입하기 위해 소정의 클럭 사이클로 설정되는 기입 회복 시간 후에 상기 메모리 셀의 프리차아지 동작을 수행하는 반도체 메모리 장치에 있어서:
    클럭 신호의 주파수 정보를 갖는 레이턴시 신호를 저장하는 레이턴시 설정부; 및
    상기 레이턴시 신호에 따라 상기 기입 회복 시간을 제어하는 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  17. 메모리 셀에 데이터를 기입하기 위해 소정의 클럭 사이클로 설정되는 기입 회복 시간 후에 상기 메모리 셀의 프리차아지 동작을 수행하는 반도체 메모리 장치의 기입 회복 시간 제어 방법에 있어서:
    클럭 신호의 주파수 정보를 갖는 모드 레지스터를 셋팅하는 명령에 응답하여 레이턴시 신호를 설정하는 단계;
    기입 동작의 종료를 알리는 기입 신호를 입력받으며, 상기 레이턴시 신호에 응답하여 상기 기입 신호와 동기되는 클럭 신호로부터 제 1 경로단을 통과하는 데 소요되는 제 1 클럭 사이클 후에 제 1 신호를 발생하는 단계;
    상기 기입 신호와 동기되는 상기 클럭 신호로부터 제 2 경로단을 통과하는 데 소요되는 제 2 클럭 사이클 후에 제 2 신호를 발생하는 단계; 및
    상기 기입 신호, 상기 제 1 신호, 그리고 상기 제 2 신호 중에서 가장 늦게 입력되는 신호에 응답하여 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 기입 회복 시간 제어 방법.
  18. 메모리 셀에 데이터를 기입하기 위해 소정의 클럭 사이클로 설정되는 기입 회복 시간 후에 상기 메모리 셀의 프리차아지 동작을 수행하는 반도체 메모리 장치의 기입 회복 시간 제어 방법에 있어서:
    클럭 신호의 주파수 정보를 갖는 모드 레지스터를 셋팅하는 명령에 응답하여 레이턴시 신호를 설정하는 단계;
    기입 동작의 종료를 알리는 기입 신호를 입력받으며, 상기 레이턴시 신호에 응답하여 상기 기입 신호와 동기되는 클럭 신호로부터 제 1 경로단의 지연부를 통과하는데 소요되는 제 1 지연 시간 후에 제 1 신호를 발생하는 단계;
    상기 기입 신호와 동기되는 상기 클럭 신호로부터 제 2 경로단을 통과하는 데 소요되는 제 2 지연 시간 후에 제 2 신호를 발생하는 단계; 및
    상기 기입 신호, 상기 제 1 신호, 그리고 상기 제 2 신호 중에서 가장 늦게 입력되는 신호에 응답하여 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 기입 회복 시간 제어 방법.
  19. 프리차아지 제어 회로에 있어서:
    기입 동작의 종료를 알리는 기입 신호를 입력받으며, 클럭 신호의 주파수 정보에 따라 상기 기입 신호와 동기된 클럭 신호 또는 상기 클럭 신호로부터 소정의 클럭 사이클이 경과된 클럭 신호에 동기되어, 프리차아지 동작을 지시하는 프리차아지 신호를 발생하는 것을 특징으로 하는 프리차아지 제어 회로.
  20. 제 19 항에 있어서,
    상기 클럭 신호의 주파수 정보는, 카스 레이턴시 정보인 것을 특징으로 하는 프리차아지 제어 회로.
  21. 제 19 항에 있어서,
    상기 소정의 클럭 사이클은, 1 사이클인 것을 특징으로 하는 프리차아지 제어 회로.
  22. 제 19 항에 있어서,
    상기 프리차아지 동작은, 자동 프리차아지 동작인 것을 특징으로 하는 프리차아지 제어 회로.
  23. 제 1 항에 있어서,
    상기 프리차아지 동작은, 자동 프리차아지 동작인 것을 특징으로 하는 프리차아지 제어 회로.
  24. 제 6 항에 있어서,
    상기 프리차아지 동작은, 자동 프리차아지 동작인 것을 특징으로 하는 프리차아지 제어 회로.
  25. 제 16 항에 있어서,
    상기 프리차아지 동작은, 자동 프리차아지 동작인 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 17 항에 있어서,
    상기 프리차아지 동작은, 자동 프리차아지 동작인 것을 특징으로 하는 기입 회복 시간 제어 방법.
  27. 제 18 항에 있어서,
    상기 프리차아지 동작은, 자동 프리차아지 동작인 것을 특징으로 하는 기입 회복 시간 제어 방법.
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