KR100487182B1

KR100487182B1 - 통신시스템의 부호화/복호화 장치 및 방법

Info

Publication number: KR100487182B1
Application number: KR10-2001-0075625A
Authority: KR
Inventors: 김동희; 최호규; 김윤선; 권환준
Original assignee: 삼성전자주식회사
Priority date: 2001-12-01
Filing date: 2001-12-01
Publication date: 2005-05-03
Also published as: RU2003123795A; EP1317091A2; WO2003049295A1; US20030108116A1; BR0206914A; CN1494769A; EP1317091A3; AU2002365790B2; KR20030045222A; RU2258306C2; AU2002365790A1; JP2005512381A; CN1305222C; CA2436541A1; JP4008884B2

Abstract

패킷 데이터 전송을 위한 통신시스템에서 전송을 위한 정보를 부호화 및 복호화하는 장치 및 방법이 개시되어 있다. 본 발명의 바람직한 실시예에 따르면, 패킷 데이터와, 상기 패킷 데이터의 전송을 제어하기 위한 정보 비트열을 전송하는 통신시스템에서, 상기 정보 비트열을 부호화하고 부호화된 심볼들을 발생하는 장치는 부호기와 제어기를 포함한다. 상기 부호기는 상기 정보 비트열을 미리 설정된 부호율로 부호화하여 부호화된 심볼들을 출력한다. 상기 제어기는 상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들이 출력되고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 작은 제2 길이일 때 상기 부호화된 심볼들중 일부 심볼들이 출력되도록 상기 부호기를 제어한다. 바람직하기로, 상기 제어기는 상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들을 출력하고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 F배(여기서, F는 자연수) 작은 제2 길이일 때 상기 부호화된 심볼들의 수를 상기 F로 나누어서 정해지는 수의 부호화된 심볼들을 출력하도록 상기 부호기를 제어한다.

Description

통신시스템의 부호화/복호화 장치 및 방법 {ENCODING/DECODING APPARATUS AND METHOD IN A COMMUNICATIONS SYSTEM}

본 발명은 패킷 데이터 전송을 위한 통신시스템에 관한 것으로, 특히 전송을 위한 정보를 부호화 및 복호화하는 장치 및 방법에 관한 것이다.

전형적인 이동 통신시스템, 예를 들어, IS-2000과 같은 부호분할다중접속(CDMA: Code Division Multiple Access)방식의 이동 통신시스템은 음성 서비스만을 지원하는 형태이었다. 그러나, 사용자 요구와 함께 기술이 발전함에 따라 이동 통신시스템은 데이터 서비스를 지원하는 형태로도 발전하고 있는 추세이다.

음성 및 데이터 서비스를 포함하는 멀티미디어 서비스를 지원하는 이동 통신시스템은 동일한 주파수대역을 사용하여 복수의 사용자에게 음성 서비스를 지원하며, 또한 시분할(TDM: Time Division Multiplexing)방식 또는 시분할/부호분할(TDM/CDM: Time Division Multiplexing/Code Division Multiplexing)방식에 의해 데이터 서비스를 지원한다. 상기 TDM방식은 특정 사용자에게 할당된 시간 슬롯(slot)내에서 하나의 부호를 할당하는 방식이다. 상기 TDM/CDM방식은 복수의 사용자들이 동시에 하나의 시간 슬롯을 사용하는 방식이다. 이때 사용자의 구분은 각 사용자에게 할당된 고유 부호(예: 왈시부호와 같은 직교부호)를 통해 이루어진다.

상기 이동 통신시스템은 패킷 데이터 전송을 위한 패킷 데이터 채널(PDCH: Packet Data Channel)과, 패킷 데이터의 효율적인 전송을 위한 패킷 데이터 제어 채널(PDCCH: Packet Data Control Channel)(예: Secondary Packet Data Control Channel)을 포함한다. 상기 패킷 데이터 채널을 통해서는 패킷 데이터가 전송된다. 이때 무선(Air)상에서 패킷 데이터의 전송은 물리계층패킷(PLP: Physical Layer Packet) 단위로 이루어지며, 상기 물리계층패킷의 길이는 전송시마다 가변된다. 상기 패킷 데이터 제어 채널을 통해서는 수신기에서 패킷 데이터를 효율적으로 수신할 수 있도록 하기 위해 필요한 제어 정보 프레임들이 전송된다. 상기 제어 정보 프레임의 길이는 패킷 데이터의 길이에 따라 변화한다. 따라서 수신기가 제어 정보 프레임의 길이를 추정하면 가변하는 패킷 데이터의 길이를 판단할 수 있다. 상기 제어 정보 프레임의 길이 추정은 "블라인드검출(Blind Frame Format Detection; 이하 "BFFD"라 칭함)"을 통하여 이루어진다.

도 1은 종래 기술에 따른 패킷 데이터 제어 채널 송신기의 구성을 도시하는 도면이다.

상기 도 1을 참조하면, 패킷 데이터 제어 채널을 통하여 전송되는 제어 정보인 패킷 데이터 제어채널 입력 시퀀스의 비트(Packet Data Control Channel Input Sequence)의 수는 N슬롯당(여기서, N은 1,2 or 4) 13비트인 것으로 가정하였다. 여기서 상기 제어 정보의 비트 수는 제어 정보 프레임의 길이와 상관이 없으며, 13비트로 제한되는 것도 아니라는 사실에 유의하여야 한다. 상기 제어 채널을 통하여 전송되는 제어 정보 프레임의 길이는 패킷 데이터의 길이에 따라 변하게 된다. 예를 들어, 패킷 데이터가 1, 2, 4, 8 슬롯중 하나의 길이를 가지도록 전송된다면, 제어 정보 프레임은 1, 2, 4 슬롯의 길이중 대응하는 하나의 길이를 가지도록 선택되어 전송된다. 패킷 데이터의 길이가 1슬롯이면 1슬롯 길이를 가지는 제어 정보 프레임이 전송되고, 패킷 데이터의 길이가 2슬롯이면 2슬롯 길이를 가지는 제어 정보 프레임이 전송되고, 패킷 데이터의 길이가 4슬롯이면 4슬롯의 길이를 가지는 제어 정보 프레임이 전송되고, 패킷 데이터의 길이가 8슬롯이면 4슬롯의 길이를 가지는 제어 정보 프레임이 전송된다. 패킷 데이터의 길이가 8슬롯일 때 4슬롯의 길이를 가지는 제어 정보 프레임이 전송되도록 하는 것은 과도하게 프리앰블의 길이가 증가되는 비효율성을 피하기 위해서이다.

상기 제어 채널을 통하여 전송되는 제어 정보에는 오류 검출 비트 부가부 110에 의해 오류 검출 비트가 부가된다. 상기 오류 검출 비트 부가부 110은 상기 제어 정보에 대한 전송 오류를 수신측에서 감지할 수 있도록 하기 위해 상기 제어 정보에 오류 검출 비트가 부가된 정보를 발생한다. 예를 들어, 상기 오류 검출 비트 부가부 110은 13비트의 제어 정보에 8비트의 오류 검출 비트를 부가하여 21비트의 제어 정보를 발생한다. 이러한 오류 검출 비트 부가부 110의 대표적인 예로는 CRC(Cyclic Redundancy Code) 발생기가 있다. 상기 CRC 발생기는 입력되는 제어 정보를 CRC를 이용하여 부호화함으로써 상기 제어 정보에 CRC 정보가 부가된 정보를 발생한다. 상기 CRC에 의해 발생하는 부가 비트(Redundancy Bit)의 수를 크게 하면 전송 오류를 검출하는 성능은 증가할 것이지만, 전송되는 제어 정보에 비해 상대적으로 많은 양의 부가 비트는 전력 효율을 감소시키게 된다. 따라서 상기 오류 검출 비트로는 통상 8비트의 CRC 비트가 사용된다.

테일 비트 부가부 120은 상기 오류 검출 비트 부가부 110의 출력 제어 정보에 테일 비트(tail bits)를 부가한다. 길쌈 부호기(Convolutional Encoder) 130은 상기 테일 비트 부가부 120의 출력을 길쌈 부호화하고, 부호화된 심볼을 출력한다. 예를 들어, 상기 테일 비트 부가부 120은 상기 길쌈 부호기 130에 의한 길쌈 부호화를 위해 모두 "0"으로 구성된 8비트의 테일 비트를 부가함으로써 29비트의 정보를 출력한다. 상기 길쌈 부호기 130에 의해 1슬롯 길이의 제어정보 프레임은 1/2의 부호율로 길쌈 부호화되고, 2슬롯 길이의 제어정보 프레임 및 4슬롯 길이의 제어정보 프레임은 1/4의 부호화율로 길쌈 부호화된다. 1/4의 부호율로 길쌈 부호화된 제어정보 프레임의 심볼 수는 1/2의 부호율로 길쌈 부호화된 제어정보 프레임의 심볼의 수에 비해 2배가 된다. 심볼 반복기(Symbol Repeater) 140은 4슬롯 길이의 제어정보 프레임에 대해 길쌈 부호화된 심볼을 반복하여 출력함으로써 4슬롯 길이의 제어정보 프레임에 대해 길쌈 부호화된 심볼의 수가 2슬롯 길이의 제어정보 프레임에 대해 길쌈 부호화된 심볼의 수보다 2배가 되도록 한다. 상기 심볼 반복기 140을 통과한 후에는 결과적으로 58N(N=1,2 or 4)개의 심볼들이 출력된다.

천공기(Puncturer) 150은 성능 저하를 최소화하며 적절한 전송율에 정합되도록 하기 위해 상기 심볼 반복기 140의 출력 심볼들중에서 10N개의 심볼들을 천공(puncturing)한다. 이에 따라 상기 천공기 150으로부터는 48N(N=1,2 or 4)개의 심볼들이 출력된다. 인터리버(Interleaver) 160은 상기 천공기 150의 출력 심볼들은 인터리빙한다. 이러한 인터리버 160을 사용하는 이유는 길쌈 부호화는 연집 오류(burst error)에 취약하기 때문에 이러한 취약점을 해소하는 측면으로 심볼의 순서를 섞어주어 연집 오류 확률을 줄여주기 위한 것이다. 상기 인터리버 160으로는 블록 인터리버(block interleaver)의 일종인 비트 역변환 인터리버(BRI: Bit Reverse Interleaver)가 사용될 수 있다. 상기 BRI는 인접하는 각 심볼들간의 간격을 최대한 떨어뜨리고, 인터리빙 후 전체 심볼열의 전반부 반은 짝수번째 심볼들로 구성하고, 후반부 반은 홀수번째 심볼들로 구성한다. 변조기(Modulator) 170은 상기 인터리버 160에 의해 인터리빙된 심볼들을 QPSK(Quadrature Phase Shift Keying)와 같은 변조 방식으로 변조하고, 전송을 위한 변조 심볼들을 발생한다.

도 2는 도 1에 도시된 오류 검출 부가부 110의 종래기술에 따른 구성을 보여주는 도면이다. 이 오류 검출 비트 부가부 110은 CRC 발생기로서 구현된 예를 도시하고 있다. 이 CRC 발생기는 복수의 레지스터들 211∼218과, 복수의 가산기들 221∼224와, 스위치들 SW1∼SW3과, 출력 가산기 225와, 초기값 제어기 230을 포함한다.

상기 도 2를 참조하면, 상기 레지스터들 211∼218의 값들이 초기값 제어기 230으로부터 제공되는 초기값에 의해 초기화된 후에는 입력되는 제어 정보의 각 비트들과 상기 레지스터들의 값들이 우측으로 시프트(shift)되면서 최종적으로 마지막 단의 레지스터 218로부터 얻어지는 값 사이에 가산기 225에 의한 2진 연산이 이루어지고 그 연산 결과에 따른 값이 출력 제어 정보로서 전송된다. 이러한 동작중에 상기 스위치들 SW1∼SW3은 상측으로 연결되어 있는 상태이다. 상기 제어 정보의 모든 비트들, 즉 13비트의 제어 정보들에 대해 상기와 같은 동작이 수행된 이후에 상기 스위치들 SW1∼SW3은 이전의 상측에서 하측으로 연결되도록 전환되고, 이에 따라 상기 스위치들 SW1∼SW3에는 "0"이 입력된다. 이후 부가 비트의 수인 8번의 레지스터 값 시프트를 통해 8비트의 부가 비트가 부가된다.

도 3a 및 도 3b는 도 1에 도시된 길쌈 부호기 130의 구성 예들을 보여주는 도면이다. 상기 도 3a는 부호화율 R=1/2로 입력 정보비트들을 길쌈 부호화하고 부호화된 심볼들을 출력하는 예를 도시하고 있고, 상기 도 3b는 부호화율 R=1/4로 입력 정보비트들을 길쌈 부호화하고 부호화된 심볼들을 출력하는 예를 도시하고 있다.

상기 도 3a를 참조하면, 부호화율 1/2이고, 입력 정보비트들의 열이 x라고 할 때, 상기 길쌈 부호기 130의 출력 2-C₀, 2-C₁은 다음과 같이 표현된다.

2-C₀: 1 + x + x²+ x³+ x⁵+ x⁷+ x⁸

2-C₁: 1 + x²+ x³+ x⁴+ x⁸

상기 도 3b를 참조하면, 부호화율 1/4이고, 입력 정보비트들의 열이 x라고 할 때, 상기 길쌈 부호기 130의 출력 4-C0, 4-C1, 4-C2, 4-C3은 다음과 같이 표현된다.

4-C₀: 1 + x + x² + x³ + x⁴ + x⁶ + x⁸

4-C₁: 1 + x + x³ + x⁴ + x⁵ + x⁸

4-C₂: 1 + x² + x⁵ + x⁷ + x⁸

4-C₃: 1 + x³ + x⁴ + x⁵ + x⁷ + x⁸

상기한 바와 같이 부호화된 심볼들을 발생하도록 하기 위해서는 미리 설정된 부호어 심볼 생성 다항식(polynomial)에 따라 상기 도 3a 및 도 3b에 도시된 바와 같이 길쌈 부호기 130을 설계할 필요가 있다. 도면에 도시된 바와 같이 상기 길쌈 부호기 130은 레지스터들과 가산기들을 조합함으로써 구성 가능하다. 이때 각 부호화율에 따른 부호어 심볼 생성 다항식들은 각 부호화율에서 최적의 성능을 보이도록 정해진다. 즉, 부호화율 1/2의 길쌈 부호기를 위한 생성 다항식과 부호화율 1/4의 길쌈부호기를 위한 생성 다항식들은 서로 중복되지 않고 독립적으로 정해진다.

도 4는 종래 기술에 따른 패킷 데이터 제어 채널 수신기의 구성을 보여주는 도면이고, 도 5는 도 4에 도시된 수신기에 의해 제어정보 프레임을 검출할 시 각 수신 방식에 따라 사용되는 슬롯의 길이와 위치를 나타내는 도면이다. 특히, 상기 도 4는 패킷 데이터 제어 채널을 통해 전송된 제어정보 프레임을 BFFD방식에 의해 검출함으로써 패킷 데이터의 길이를 검출할 수 있도록 하는 수신기의 구성을 보여주고 있다. 또한 이 수신기는 패킷 데이터 제어 채널 송신기의 오류 검출 비트 부가부로서 CRC 발생기가 사용된 예에 대응하는 구성으로, 송신기의 CRC 발생기에 대응하는 CRC 검사기들이 구비되어 있다.

상기 도 4를 참조하면, 수신기에는 패킷 데이터의 길이를 검출하기 위한 4가지 종류의 수신 처리 블록들 310∼340이 구비된다. 상기 수신 처리 블록 310은 1슬롯 길이의 패킷 데이터에 대응하는 1슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이고, 상기 수신 처리 블록 320은 2슬롯 길이의 패킷 데이터에 대응하는 2슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이고, 상기 수신 처리 블록 330은 4슬롯 길이의 패킷 데이터에 대응하는 4슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이고, 상기 수신 처리 블록 340은 8슬롯 길이의 패킷 데이터에 대응하는 4슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이다.

상기 수신 처리 블록들 310∼340에서는 각각 디인터리버(deinterleaver)들 312,322,332,342에 의해 슬롯 길이만큼의 디인터리빙(deinterleaving) 동작이 수행되고, 역천공기(depuncturer)들 314,324,334,344에 의해 각 슬롯 길이에 맞는 역천공(depuncturing) 동작이 수행된다. 4슬롯 길이의 제어정보 프레임에 대응하는 상기 수신 처리 블록들 330,340에서는 도 1에 도시된 심볼 반복기 140의 역과정에 해당하는 인접한 2개의 심볼들에 대한 심볼 결합(symbol combining) 동작이 심볼 결합기(symbol combiner)들 335,345에 의해 수행된다. 상기 수신 처리 블록들 310,320에서 역천공 동작이 수행된 후, 그리고 상기 수신 처리 블록들 330,340에서 심볼 결합 동작이 수행된 후에, 상기 수신 처리 블록들 310∼340에서는 각각 길쌈 복호기(convolutional decoder)들 316,326,336,346에 의해 길쌈 복호화 동작이 수행된다. 1슬롯 길이의 제어정보 프레임에 대응하는 길쌈 복호기 316은 역천공기 314의 출력을 부호율 1/2로 길쌈 복호화한다. 2슬롯 길이의 제어정보 프레임에 대응하는 길쌈 복호기 326은 역천공기 324의 출력을 부호율 1/4로 길쌈 복호화한다. 이와 마찬가지로, 4슬롯 길이의 제어정보 프레임에 대응하는 길쌈 복호기들 336,346은 각각 심볼 결합기들 335,345의 출력을 부호율 1/4로 길쌈 복호화한다. 상기 수신 처리 블록들 310∼340 각각의 마지막 단에는 CRC 검사기((checker)들 318,328,338, 348이 구비된다. 상기 CRC 검사기((checker)들 318,328,338,348은 각각 대응하는 길쌈 복호기들 316,326,336,346에 의해 길쌈 복호화된 심볼들에 CRC 검사 동작을 수행한다. 상기 CRC 검사기들 318,328,338,348에 의한 CRC 검사 동작에 의해 송신측으로부터 송신된 제어 정보에 대한 오류의 존재 유무가 검출된다. 상기 CRC 검사기들 318,328,338,348에 의한 CRC 검사 동작 시, 각 검사기들은 미리 결정된 초기값들을 사용한다. 예를 들어, CRC 검사기 318은 복호기 레지스터의 초기값으로 "2"를 설정하여 오류 유무를 검출하고, CRC 검사기 328은 복호기 레지스터의 초기값으로 "4"를 설정하여 오류 유무를 검출하고, CRC 검사기 338은 복호기 레지스터의 초기값으로 "255"를 설정하여 오류 유무를 검출하고, CRC 검사기 348은 복호기 레지스터의 초기값으로 "0"을 설정하여 오류 유무를 검출한다. 패킷 길이 검출기 350은 상기 수신 처리 블록들 310∼340 각각에 의한 수신 처리 결과를 입력하여 패킷 데이터의 길이를 검출한다. 여기서, 상기 4개의 수신 처리 블록들 310∼340은 물리적으로 서로 다른 수신 처리 블록들로 구성될 수도 있고, 하나의 수신 처리 블록에 수신 파라메터를 다르게 적용함으로써 구성될 수도 있다.

상기 도 4에 도시된 수신기에서 CRC 복호화 결과 3종류의 수신 처리 블록들에서 오류가 있고, 1 종류의 수신 처리 블록에서 오류가 없으면, 오류가 없는 수신 처리 블록에 대응하는 길이만큼의 패킷 데이터가 전송되었다고 판단된다. 그러나, 2종류의 이상의 수신 처리 블록들에서 오류가 없다고 보고되거나 모든 수신 처리 블록들에서 오류가 있다면, 어떤 종류의 제어정보 프레임이 전송되었는지 알 수 없고 이에 따라 패킷 데이터의 수신도 실패하게 된다.

하기 <표 1>은 2(4) 슬롯 길이의 제어정보 프레임을 잡음이 없는 상태에서 10,000회 전송하고 1(2), 2(4), 4(255), 4(0)의 수신기로 수신하였을 때 컴퓨터 모의실험(simulation)을 통해 얻어지는 결과들이다. 이때 상기 괄호안의 숫자는 CRC 발생기의 레지스터 초기값을 십진수로 표현한 것이다. 1슬롯 길이의 제어정보 프레임에 대해서 레지스터 초기값 N1=2로 설정되고, 2슬롯 길이의 제어정보 프레임에 대해서 레지스터 초기값 N2=4로 설정되고, 4슬롯 길이의 패킷 데이터에 대응하는 4슬롯 길이의 제어정보 프레임에 대해서 레지스터 초기값 N3=255로 설정되고, 8슬롯 길이의 패킷 데이터에 대응하는 4슬롯 길이의 제어정보 프레임에 대해서 레지스터 초기값 N4=0으로 설정된 예를 보여주고 있다. 상기 컴퓨터 모의실험을 통해 얻어지는 결과들로는 성공적인 검출확률(Pd), 해당 슬롯 길이가 아닌데 해당 슬롯 길이로 인식할 오보확률(Pfa), 해당 슬롯 길이인데 해당 슬롯 기리가 아니라고 판단할 미스확률(Pm), 그리고 오보확률(Pfa)과 미스확률(Pm)을 더한 오류확률(Pe)이 있다. 하기 <표 1>을 살펴보면, 제어정보 프레임의 오류확률의 대부분이 1슬롯 제어정보 프레임 수신기에 의해 발생함을 알 수 있다.

SPDCCH (CRC)	Pd	Pfa	Pm	Pe
2 (4)	9.936e-01	0.000e+00	6.400e-03	6.400e-03

SPDCCH (CRC)	CRC success1 (2) 2 (4) 4 (255) 4 (0)		Decoded to other CRC symbols1 (2) 2 (4) 4 (255) 4 (0)
2 (4)	45 10000 7 12		45 0 7 12

전술한 바와 같이, 도 1에 도시된 패킷 데이터 제어 채널 송신기는 2슬롯 제어정보 프레임과 4슬롯 제어정보 프레임에 대해 동일한 부호화율 1/4의 길쌈부호기를 사용하고, 1슬롯 제어정보 프레임에 대해서는 부호화율 1/2의 길쌈부호기를 사용하고 있다. 이러한 경우 패킷 데이터 제어 채널 수신기에서 BFFD방식에 의해 제어정보 프레임을 수신하는 경우, 상기 <표 1>과 관련하여 설명한 바와 같이 수신기에서 대부분의 오류확률을 차지하고 있는 1슬롯 제어정보 프레임 수신기에 의한 오류로 인해 2슬롯 제어정보 프레임의 오류확률이 커지게 된다는 문제점이 있다.

따라서 본 발명의 목적은 통신시스템에서 전송되는 패킷 데이터와 관련한 제어정보를 송수신 처리함에 있어서 발생할 수 있는 오류확률을 제거하는 부호화/복호화 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 통신시스템에서 전송되는 패킷 데이터와 관련한 제어정보의 길이가 달라지는 경우에도 상기 제어정보를 정확하게 수신하여 처리할 수 있도록 하는 부호화/복호화 장치 및 방법을 제공함에 있다.

이러한 목적들을 달성하기 위한 본 발명의 제1 견지에 따르면, 패킷 데이터와, 상기 패킷 데이터의 전송을 제어하기 위한 정보 비트열을 전송하는 통신시스템에서, 상기 정보 비트열을 부호화하고 부호화된 심볼들을 발생하는 장치는 부호기와 제어기를 포함한다. 상기 부호기는 상기 정보 비트열을 미리 설정된 부호율로 부호화하여 부호화된 심볼들을 출력한다. 상기 제어기는 상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들이 출력되고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 작은 제2 길이일 때 상기 부호화된 심볼들중 일부 심볼들이 출력되도록 상기 부호기를 제어한다. 바람직하기로, 상기 제어기는 상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들을 출력하고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 F배(여기서, F는 자연수) 작은 제2 길이일 때 상기 부호화된 심볼들의 수를 상기 F로 나누어서 정해지는 수의 부호화된 심볼들을 출력하도록 상기 부호기를 제어한다. 본 발명의 제2 견지에 따르면, 패킷 데이터와, 상기 패킷 데이터의 전송을 제어하기 위한 정보 비트열을 전송하는 통신시스템에서, 상기 정보 비트열을 부호화하고 부호화된 심볼들을 발생하는 장치는 오류검출비트 부가부와, 길쌈 부호기와, 제어기를 포함한다. 상기 오류검출비트 부가부는 상기 정보 비트열에 오류검출을 위한 비트들을 부가시키고 상기 오류검출비트들이 부가된 정보 비트열을 출력한다. 상기 길쌈 부호기는 상기 오류검출비트들이 부가된 정보 비트열을 미리 설정된 부호율로 길쌈 부호화하여 부호화된 심볼들을 출력한다. 상기 제어기는 상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들을 출력하고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 F배(여기서, F는 자연수) 작은 제2 길이일 때 상기 부호화된 심볼들의 수를 상기 F로 나누어서 정해지는 수의 부호화된 심볼들을 출력하도록 상기 부호기를 제어한다.

전술한 바와 같은 내용은 당해 분야 통상의 지식을 가진 자는 후술되는 본 발명의 구체적인 설명으로 보다 잘 이해할 수 있도록 하기 위하여 본 발명의 특징들 및 기술적인 장점들을 다소 넓게 약술한 것이다.

본 발명의 청구범위의 주제를 형성하는 본 발명의 추가적인 특징들 및 장점들이 후술될 것이다. 당해 분야에서 통상의 지식을 가진 자는 본 발명의 동일한 목적들을 달성하기 위하여 다른 구조들을 변경하거나 설계하는 기초로서 발명의 개시된 개념 및 구체적인 실시 예가 용이하게 사용될 수도 있다는 사실을 인식하여야 한다. 당해 분야에서 통상의 지식을 가진 자는 또한 발명과 균등한 구조들이 본 발명의 가장 넓은 형태의 사상 및 범위로부터 벗어나지 않는다는 사실을 인식하여야 한다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

우선 본 출원의 발명자들은 종래 기술에 따른 패킷 데이터 제어 채널 송신기에서 부호화율 1/4로 부호화된 2슬롯 제어정보 프레임의 부호어 심볼들을 생성하기 위해 길쌈 부호기가 사용될 경우, 첫 번째 슬롯에는 길쌈부호기의 출력들 4-C₀, 4-C₂가 위치하고 두 번째 슬롯에 길쌈부호기의 출력들 4-C₁, 4-C₃이 위치한다는 점에 착안하였다. 즉, 본 출원의 발명자들은 1슬롯 제어정보 프레임을 부호화하기 위한 부호화율 R=1/2의 길쌈부호기를 위한 생성 다항식으로 부호화율 R=1/4의 길쌈부호기를 위한 생성 다항식과 다른 생성 다항식을 사용하지 않고, 상기 부호화율 R=1/4 길쌈부호기를 위한 생성 다항식중 2개를 골라서 사용한다면, 1슬롯 제어정보 프레임의 수신기와 2슬롯 제어정보 프레임의 수신기가 서로 동일한 길쌈 복호기의 출력을 발생하는 확률이 커지게 됨을 발견하였다. 이와 같이 동일한 길쌈복호기의 출력이 발생하더라도 각 길쌈 복호기에 후속하는 각 CRC 검사기에서 사용되는 서로 다른 CRC 레지스터 초기값에 의해 구분이 가능하다. 즉, 동일한 길쌈 복호기의 출력이 발생하더라도 하나의 수신기에서 CRC 검출 결과가 "Good"이 될 때 다른 하나의 수신기에서는 100%의 확률로 CRC 검출 결과가 "Bad"가 되어 두 개의 수신기들이 동시에 "Good"이 됨으로 발생되는 BFFD오류가 줄여질 수 있다.

다시 말하면, 본 출원의 발명자들은 현재 사용되고 있는 최적의 부호화율 1/2의 길쌈부호기 생성 다항식은 BFFD측면에서 성능을 비교하여볼 때 최적의 생성 다항식이 아니며, BFFD의 성능을 극대화하기 위해서는 1슬롯 제어정보 프레임을 부호화율 1/2로 길쌈 부호화하기 위한 생성 다항식들을 2슬롯 제어정보 프레임을 부호화율 1/4로 길쌈 부호화하기 위한 생성 다항식들중 2개를 선택하여 사용할 필요가 있음을 인식하였다.

본 발명의 원리

본 출원의 발명자들은 다음과 같은 원리에 따라 입력 정보비트열을 부호화하고 부호화된 심볼들을 발생하는 통신시스템에서 상기 부호화된 심볼들을 하기에서 설명되는 바와 같이 발생하는 방식을 제안한다. 이러한 제안에 따른 방식은 도 1에 도시된 길쌈 부호기 130에 적용될 수 있다.

본 발명은 입력 정보비트열이 제1 길이를 가질 때 상기 제1 길이의 입력 정보비트열을 제1 부호화율로 부호화하고 부호화된 심볼들이 출력되도록 한다. 또한 본 발명은 입력 정보비트열이 상기 제1 길이보다 F배 작은 제2 길이를 가질 때 상기 제2 길이의 입력 정보비트열을 상기 제1 부호화율로 부호화하고 상기 제1 부호화율로 부호화된 심볼들중에서 일부(1/F개) 부호화된 심볼들이 선택되어 출력되도록 한다. 상기 입력 정보비트열은 종래 기술에서 그리고 하기의 실시예에서 설명하는 바와 같이 패킷 데이터의 전송과 관련된 제어정보가 될 수 있다. 일 예로서, 상기 제1 길이의 입력 정보비트열은 2슬롯의 제어정보 프레임이 될 수 있고, 상기 제2 길이의 입력 정보비트열은 1슬롯의 제어정보 프레임이 될 수 있다. 이러한 예에 대응하여 상기 제1 부호화율은 1/4이 될 수 있고, 상기 제2 부호화율은 1/2이 될 수 있다. 상기 제2 길이의 입력 정보비트열을 상기 제1 부호화율 R=1/4로 부호화하고 부호화된 심볼들중에서 선택되는 일부 부호화된 심볼들은 상기 제1 부호화율로 부호화된 심볼들중에서 홀수번째 심볼들 또는 짝수번째 심볼들이 될 수 있다. 이를 대신하여, 상기 제1 부호화율로 부호화된 심볼들중에서 전반부 절반의 부호화된 심볼들 또는 후반부 절반의 부호화된 심볼들이 선택될 수 있다.

본 발명의 원리를 도 3a 및 도 3b에 도시된 바와 같이 길쌈 부호화된 심볼들을 발생하는 경우에 적용한다고 가정한다. 즉, 길쌈 부호기 130은 1슬롯 제어정보 프레임을 부호화율 R=1/4로 부호화하고 부호화된 심볼들중에서 일부 심볼들만을 선택하여 출력한다. 상기 길쌈 부호기 130에 의해 부호화된 심볼들은 4-C_O, 4-C₁, 4-C₂, 4-C₃이고, 상기 부호화된 심볼들중에서 선택되는 일부 심볼들은 하기의 <CASE 1>, <CASE2>, <CASE 3>, <CASE 4>와 같이 2-C_O, 2-C₁이다.

< CASE 1 >

2-C₀: 4-C₀(또는 4-C₂)

2-C₁: 4-C₂(또는 4-C₀)

< CASE 2 >

2-C₀: 4-C₁(또는 4-C₃)

2-C₁: 4-C₃(또는 4-C₁)

< CASE 3 >

2-C₀: 4-C₀(또는 4-C₁)

2-C₁: 4-C₁(또는 4-C₀)

< CASE 4 >

2-C₀: 4-C₃(또는 4-C₄)

2-C₁: 4-C₄(또는 4-C₃)

상기 <CASE 1> 내지 <CASE 4>에서 4-C₀, 4-C₁, 4-C₂, 4-C₃은 부호화율 R=1/4의 길쌈부호기의 출력으로 이를 위한 생성 다항식은 다음과 같이 미리 정해질 수 있다. 하기에서 나타내는 바와 같은 4-C₀, 4-C₁, 4-C₂, 4-C₃의 부호어 심볼들을 발생하기 위한 생성 다항식은 최적의 부호화 성능을 만족시키는 조건하에서는 다른 어떠한 생성 다항식으로의 대체도 가능하다.

4-C₀: 1 + x + x² + x³ + x⁴ + x⁶ + x⁸

4-C₁: 1 + x + x³ + x⁴ + x⁵ + x⁸

4-C₂: 1 + x²+ x⁵ + x⁷ + x⁸

4-C₃: 1 + x³ + x⁴ + x⁵ + x⁷ + x⁸

한편, 1슬롯 제어정보 프레임과 2슬롯 제어정보 프레임 각각에 대해 에러 검출 정보를 CRC 발생기를 사용하여 부가할 시 CRC 레지스터의 초기값은 서로 다르게 설정되는 것이 바람직하다.

본 발명의 실시예

본 발명의 실시예는 전술한 본 발명의 원리가 도 1 및 도 2에 도시된 바와 같이 패킷 데이터 전송과 관련된 제어정보를 길쌈 부호기에 의해 부호화한 후 송신하는 송신기 및 상기 길쌈 부호기에 대응하는 길쌈 복호화기에 의해 복호화하는 수신기에 적용되는 예로서 설명될 것이나, 본 발명은 이러한 적용 예에 반드시 국한되지 않는다는 사실에 유의하여야 할 것이다. 본 발명의 실시예에 따라 패킷 데이터 전송과 관련된 제어정보 프레임과 같은 정보비트들을 부호화하여 송신하고 수신된 부호어 심볼들을 복호화하는 방법은 1슬롯 제어정보 프레임을 부호화하기 위한 생성 다항식들을 2슬롯 제어정보 프레임을 부호화하기 위한 생성 다항식들중에서 일부를 사용하는 것을 특징으로 한다. 또한 본 발명의 실시예는 1슬롯 제어정보 프레임과 2슬롯 제어정보 프레임에 에러 검출 정보를 CRC 발생기를 사용하여 부가할 시 레지스터 초기값을 서로 다른 값으로 사용하는 것을 특징으로 한다.

도 6은 본 발명의 실시예에 따른 길쌈 부호화 장치의 구성을 보여주는 도면이다.

상기 도 6을 참조하면, 상기 길쌈 부호화 장치는 부호기 130과, 제어기 500을 포함한다. 상기 부호기 130은 입력 정보비트열을 미리 설정된 부호화율 R=1/4에 따라 부호화하고 부호화된 심볼들을 상기 부호화율에 대응하는 수의 출력 포트들(PORT0∼PORT3)을 통해 출력한다. 상기 제어기 500은 입력 정보비트열의 길이를 판단하고, 판단된 길이에 대응하는 동작을 수행한다. 상기 입력 정보비트열이 1슬롯 제어정보 프레임일 때, 상기 제어기 500은 상기 부호화된 심볼들이 상기 출력 포트들중 2개의 출력 포트들을 통해 출력되도록 상기 출력 포트들을 활성화 제어한다. 상기 입력 정보비트열이 2슬롯 제어정보 프레임일 때, 상기 제어기 500은 상기 부호화된 심볼들이 상기 4개의 출력 포트들을 통해 출력되도록 상기 출력 포트들을 활성화 제어한다. 상기 입력 정보비트열이 1슬롯 제어정보 프레임일 때, 상기 제어기 500은 상기 출력 포트들중에서 홀수번째 출력 포트들(4-C_O,4-C₂), 짝수번째 출력 포트들(4-C₁,4-C₃), 전반부 절반의 출력 포트들(4-C_O,4-C₁) 또는 후반부 절반의 출력 포트들(4-C₂,4-C₃)을 활성화 제어한다. 바람직하기로, 상기 제어기 500은 상기 출력 포트들중에서 홀수번째 출력 포트들(4-C_O,4-C₂) 또는 짝수번째 출력 포트들(4-C₁,4-C₃)을 활성화 제어한다.

이와 같이 상기 제어기 500은 제어정보 프레임의 슬롯 길이에 따라, 1슬롯 프레임이 전송될 때에는 부호화율 R=1/4의 길쌈 부호기 130에서 사용되는 4개의 부호 생성 다항식들중 2개만을 사용하여 부호화하고, 출력포트 역시 4개의 출력 포트들중 사용된 2개의 생성 다항식들에 해당하는 출력포트만을 활성화한다. 2슬롯 프레임 또는 4슬롯 프레임이 전송될 때에 상기 제어기 500은 부호화율 R=1/4의 길쌈 부호기 130에서 사용된 4개의 부호 생성 다항식들 모두 사용한다.

본 발명의 실시예에서는 부호화율 R=1/4의 길쌈부호기를 사용하여 부호화율 R=1/2에 해당하는 1슬롯 프레임을 부호화하는 예를 설명하였지만 다른 실시예들로 가능하다. 예를 들어, 부호화율 R=1/6로 부호화할 때에는 6개의 부호 생성 다항식들중 3개만을 사용하여 부호화율 R=1/3에 해당하는 1슬롯 프레임을 부호화할 수 있다. 즉, 본 발명은 특정 부호화율에 구속되지 않는다. 또한, 본 발명에서 기술한 바와 같은 서로 다른 프레임 구조의 채널에서 동일한 부호기를 이용하여 얻는 이득을 목적으로 할 때, 길쌈 부호기의 출력 가능한 포트 중 절반에 해당하는 포트만을 이용하는 것뿐만 아니라, 임의 개수의 포트를 이용하는 것 역시 본 발명의 개념에 포함된다.

도 7은 도 1에 도시된 오류 검출 부가부 110의 본 발명의 실시예에 따른 구성을 보여주는 도면이다. 이 오류 검출 비트 부가부 110은 CRC 발생기로서 구현된 예를 도시하고 있으며, 도 2에 도시된 CRC 발생기에 대비된다. 본 발명의 CRC 발생기는 제어정보 프레임의 길이에 상관없이 서로 다른 길이의 패킷 데이터를 지원하는 제어 채널 제어정보 프레임들에 대해 서로 다른 레지스터 초기값을 설정한다. 예를 들어, 8비트의 오류 검출 비트를 제어정보 프레임에 부가하는 경우, CRC 발생기를 구성하는 8개의 레지스터들에 각각 "1"이나 "0"을 임의로 설정한다. 이를 십진수로 표시하면 상기 8개의 레지스터들에는 0부터 255(2⁸-1)의 범위내의 값이 초기값으로 설정된다. 즉, CRC 발생기를 구성하는 레지스터의 수(오류 검출을 위한 부가 정보의 비트 수)가 m이라 할 때, 상기 CRC 발생기의 레지스터들 각각에는 0부터 (2^m-1)에 해당하는 십진수 값의 범위내에서 초기값이 설정될 수 있다. 예를 들어, 1슬롯 패킷 데이터를 위한 1슬롯 제어정보 프레임, 2슬롯 패킷 데이터를 위한 2슬롯 제어정보 프레임, 4슬롯 패킷 데이터를 위한 4슬롯 제어정보 프레임, 8슬롯 패킷 데이터를 위한 4슬롯 제어정보 프레임을 각각 전송할 때 사용되어질 CRC 발생기의 레지스터들의 초기값 N1, N2, N3, N4는 0부터 255사이의 임의의 값으로 설정될 수 있다. 이때 N1과 N2는 서로 다른 값으로 설정된다.

상기 도 7을 참조하면, 본 발명의 실시예에 따른 오류 검출 부가부는 복수의 레지스터들 211∼218과, 복수의 가산기들 221∼224와, 스위치들 SW1∼SW3과, 출력 가산기 225와, 초기값 제어기 400을 포함한다. 상기 초기값 제어기 400은 1슬롯 길이의 패킷 데이터가 전송되는 경우에는 상기 레지스터들 211∼218의 값을 N1로 초기화하고, 2슬롯 길이의 패킷 데이터가 전송되는 경우에는 상기 레지스터들 211∼218의 값을 N2로 초기화하고, 4슬롯 길이의 패킷 데이터가 전송되는 경우에는 상기 레지스터들 211∼218의 값을 N3으로 초기화하고, 8슬롯 길이의 패킷 데이터가 전송되는 경우에는 상기 레지스터들 211∼218의 값을 N4로 초기화한다.

상기 레지스터들 211-218의 값들이 초기화된 후에는 입력되는 제어 정보의 각 비트들과 상기 레지스터들 211-218의 값들이 우측으로 시프트(shift)되면서 최종적으로 마지막 단의 레지스터 218로부터 얻어지는 값 사이에 출력 가산기 225에 의한 2진 연산(혹은 배타적 논리합 연산, 모듈로 2 연산)이 이루어지고 그 연산 결과에 따른 값이 피드백 비트열로서 전송된다. 상기 생성된 피드백 비트열은 상기 레지스터들 211-218중 초기의 레지스터 211의 입력과 상기 가산기들 221-224의 한 입력으로 제공된다. 이러한 동작중에 상기 스위치들 SW1∼SW3은 상측으로 연결되어 있는 상태이다. 상기 제어 정보의 모든 비트들, 즉 13비트의 제어 정보들에 대해 상기와 같은 동작이 수행된 이후에 상기 스위치들 SW1∼SW3은 이전의 상측에서 하측으로 연결되도록 전환되고, 이에 따라 상기 스위치들 SW1∼SW3에는 "0"이 입력된다. 이후 부가 비트의 수인 8번의 레지스터 값 시프트를 통해 8비트의 부가 비트가 부가된다.

도 8은 본 발명의 실시예에 따른 길쌈 복호화 장치의 구성을 보여주는 도면이다.

상기 도 8을 참조하면, 상기 길쌈 복호화 장치는 길쌈 복호기 316(또는 326)과, 제어기 600을 포함한다. 즉, 상기 길쌈 복호기는 도 4의 길쌈 복호기 316 또는 길쌈 복호기 326이 될 수 있다.

상기 길쌈 복호기는 수신된 신호에 포함된 부호화된 심볼들을 입력하고 상기 제어기 500으로부터 제공되는 부호화율 R에 따라 복호화 동작을 수행한다. 도 4의 길쌈 복호기 316은 부호화율 R=1/2로 복호화 동작을 수행하고, 길쌈 복호기 326은 부호화율 R=1/4로 복호화 동작을 수행한다. 그러나 도 8에 도시된 길쌈 복호기는 상기 제어기 600으로부터 제공되는 부호화율 R(예 R=1/4)에 따라 복호화 동작을 수행한다. 상기 제어기 600은 패킷 데이터를 위한 제어정보 프레임의 슬롯 길이에 따라 부호 생성 다항식들을 선택한다. 즉, 상기 제어기 600은 1슬롯 프레임이 전송될 때에는 부호화율 R=1/4의 길쌈 복호기에 사용될 4개 부호 생성 다항식들중 2개만을 사용하여 복호화가 수행되도록 제어한다. 이와 달리, 상기 제어기 600은 2슬롯, 4슬롯 프레임이 전송될 때에는 부호화율 R=1/4의 길쌈복호기에 사용될 4개 부호 생성 다항식들을 모두 사용하여 복호화가 수행되도록 제어한다. 상기 제어기 600에 의한 슬롯 길이의 판단은 BFFD 방식에 따른다. 즉, 수신기가 도 4의 수신기 310으로 동작할 때 상기 제어기 600은 패킷 제어 프레임의 슬롯 길이가 1인 것으로 판단한다. 수신기가 도 4의 수신기 320으로 동작할 때 상기 제어기 600은 패킷 제어 프레임의 슬롯 길이가 2인 것으로 판단한다. 수신기가 도 4의 수신기 330 및 340으로 동작할 때 상기 제어기 600은 패킷 제어 프레임의 슬롯 길이가 4인 것으로 판단한다.

도 9는 도 4에 도시된 CRC 검사기 318(또는 328)의 본 발명의 실시예에 따른 구성을 보여주는 도면이다. 이러한 오류 검출 비트 부가부 110에 대응하는 것으로, 그 동작은 상기 오류 검출 비트 부가부 100과 동일하게 수행된다. 다만, SW1의 입력으로 수신 정보(Received Bits)가 입력된다는 점에서 차이가 있다. 특히, 상기 CRC 검사기 318(또는 328)에서 1슬롯 제어정보 프레임에 대한 CRC 검사를 위해 사용되는 CRC 레지스터 초기값과 2슬롯 제어정보 프레임에 대한 CRC 검사를 위해 사용되는 CRC 레지스터 초기값은 서로 다르게 설정된다.

상기 도 9를 참조하면, 본 발명의 실시예에 따른 CRC 검사기는 복수의 레지스터들 561∼568과, 복수의 가산기들 571-574와, 출력 가산기 575와, 스위치들 SW1-SW3과, 초기값 제어기(제공기) 550 및 오류 판정부 580를 포함한다. 상기 초기값 제어기 550은 제1 정보(예: 1슬롯 제어정보 프레임)를 위한 제1 초기값 또는 제2 정보(예: 2슬롯 제어정보 프레임)를 위한 상기 제1 초기값과 다른 제2 초기값을 상기 레지스터들을 초기화하기 위한 값으로 제공한다. 이때 제공하는 초기값의 결정은 검출하고자 하는 패킷 데이터의 길이(N slots)에 따라 정해진다. 상기 제1 초기값 및 상기 제2 초기값은 상기 부가된 오류 검출 정보의 비트 수에 대응하는 값의 범위내에서 결정된다.

상기 복수의 레지스터들 561∼568은 상기 부가된 오류 검출 정보의 비트 수에 대응하여 직렬 접속되고, 상기 초기값 제어기 550으로부터 제공되는 해당하는 초기값으로 초기화되고, 상기 수신 정보에 포함된 상기 제1 정보 또는 상기 제2 정보의 수신이 완료될 때까지 상기 초기값을 순차적으로 시프트시키면서 오류 검출 정보(예: CRC(Cyclic Redundancy Code) 정보)를 발생한다.

상기 오류 판정부 580은 상기 수신 오류 검출정보 비트열과 상기 선택된 초기값에 대응하는 오류검출정보 비트열을 비교하여 오류 유무를 검출한다. 즉, 상기 오류 판정부 580은 상기 수신 오류 검출 정보 비트열과 상기 선택된 초기값에 대응하는 오류 검출 정보 비트열이 동일한 경우 상기 수신 정보에 오류가 없는 것으로 판정한다. 이와 달리, 상기 오류 판정부 580은 상기 수신 오류 검출 정보 비트열과 상기 선택된 초기값에 대응하는 오류 검출 정보 비트열이 동일하지 않은 경우 상기 수신 정보에 오류가 있는 것으로 판정한다. 이러한 오류 판정부 580에 의한 판정 결과에 따라 도 4의 패킷 길이 검출기 350은 수신된 정보의 패킷 길이를 검출할 수 있다.

전술한 바와 같이, 도 9에 도시된 장치는 검출하고자 하는 패킷 데이터의 길이에 따라 초기치 제어기 550이 동작하며, 수신 정보의 처음 13비트인 송신기로부터 송신된 정보가 모두 수신되면 스위치들 SW1∼SW3은 이전의 상측에서 하측으로 연결되도록 전환되다. 이에 따라 상기 스위치들 SW1∼SW3에는 "0"이 입력된다. 이후 오류 검출 비트의 수인 8번의 레지스터 값 시프트를 통해 8비트의 오류 검출 비트(부가 비트)가 발생된다. 오류 판정부 580은 상기 수신 정보에 포함된 오류 검출 비트(송신측에서 부가된 비트)와 새로이 생성된 오류 검출 비트를 비교하여 두 값이 동일하면 오류가 없는 것으로 판정하고, 다르면 오류가 있는 것으로 판정한다. 여기서는 초기값 제어기 550 및 오류 판정부 580이 별도로 구성된 것으로 설명하였으나, 이러한 구성요소들은 하나의 제어기에 의해 구현될 수도 있다.

하기 <표 2>은 본 발명의 실시예에 따라 2(4) 슬롯 길이의 제어정보 프레임을 잡음이 없는 상태에서 10,000회 전송하고 1(2), 2(4), 4(255), 4(0)의 수신기로 수신하였을때 컴퓨터 모의실험(simulation)을 통해 얻어지는 결과들이다. 하기 <표 2>를 상기 <표 1>과 비교하여 보면 1슬롯 제어정보 프레임의 의한 오류가 상당히 줄어들어 전체적인 2슬롯 제어정보 프레임의 오류확률이 줄어든 것을 알 수 있다.

SPDCCH (CRC)	Pd	Pfa	Pm	Pe
2 (4)	9.962e-001	0.000e+000	3.800e-003	3.800e-003

SPDCCH (CRC)	CRC success1 (2) 2 (4) 4 (255) 4 (0)		Decoded to other CRC symbols1 (2) 2 (4) 4 (255) 4 (0)
2 (4)	22 10000 15 1		22 0 15 1

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 제1 길이를 가지는 정보비트열보다 작은 제2 길이를 가지는 정보비트열을 부호화할 시 상기 제1 길이의 정보비트열을 부호화하기 위한 제1 부호화율을 사용하고 부호화된 심볼들중에서 일부 심볼들만을 선택하여 출력한다. 이러한 본 발명은 제1 길이의 정보비트열에 대한 수신기와 제2 길이의 정보비트열에 대한 수신기에서 복호화할 시 동일한 복호기 출력을 발생하는 확률을 높인다. 이와 같이 동일한 복호기 출력은 서로 다른 CRC 레지스터 초기값에 의해 구분되어 하나의 수신기에서 하나의 수신기에서 CRC 검출 결과가 "Good"이 될 때 다른 하나의 수신기에서는 100%의 확률로 CRC 검출 결과가 "Bad"가 되어 두 개의 수신기들이 동시에 "Good"이 됨으로 발생되는 BFFD오류를 줄여줄 수 있다는 이점이 있다.

도 1은 종래 기술에 따른 패킷 데이터 제어 채널 송신기의 구성을 도시하는 도면.

도 2는 도 1에 도시된 오류 검출 부가부의 구성을 보여주는 도면.

도 3a 및 도 3b는 도 1에 도시된 길쌈 부호기의 구성 예들을 보여주는 도면.

도 4는 종래 기술에 따른 패킷 데이터 제어 채널 수신기의 구성을 보여주는 도면.

도 5는 도 4에 도시된 수신기에 의해 제어정보 프레임을 검출할 시 각 수신 방식에 따라 사용되는 슬롯의 길이와 위치를 나타내는 도면.

도 6은 본 발명의 실시예에 따른 길쌈 부호화 장치의 구성을 보여주는 도면.

도 7은 도 1에 도시된 오류 검출 부가부의 본 발명의 실시예에 따른 구성을 보여주는 도면.

도 8은 본 발명의 실시예에 따른 길쌈 복호화 장치의 구성을 보여주는 도면.

도 9는 도 4에 도시된 CRC 검사기의 본 발명의 실시예에 따른 구성을 보여주는 도면.

Claims

패킷 데이터와, 상기 패킷 데이터의 전송을 제어하기 위한 정보 비트열을 전송하는 통신시스템에서, 상기 정보 비트열을 부호화하고 부호화된 심볼들을 발생하는 장치에 있어서,

상기 정보 비트열을 미리 설정된 부호율로 부호화하여 부호화된 심볼들을 출력하는 부호기와,

상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들이 출력되고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 작은 제2 길이일 때 상기 부호화된 심볼들중 일부 심볼들이 출력되도록 상기 부호기를 제어하는 제어기를 포함함을 특징으로 하는 상기 심볼 발생 장치.
제1항에 있어서, 상기 제어기는, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 F배(여기서, F는 자연수) 작은 제2 길이일 때 상기 부호화된 심볼들의 수를 상기 F로 나누어서 정해지는 수의 부호화된 심볼들이 출력되도록 상기 부호기를 제어하는 것을 특징으로 하는 상기 심볼 발생 장치.
제1항에 있어서, 상기 설정된 부호율은 상기 제1 길이를 가지는 상기 정보 비트열의 부호화를 위해 정해지는 부호율임을 특징으로 하는 상기 심볼 발생 장치.
제1항에 있어서, 상기 부호기는 길쌈 부호기임을 특징으로 하는 상기 심볼 발생 장치.
제1항에 있어서, 상기 정보 비트열에 미리 정해진 생성다항식에 의해 발생된 오류검출비트들을 부가시키고 상기 오류검출비트들이 부가된 상기 정보 비트열을 상기 부호기로 출력하는 오류검출비트 부가부를 더 포함함을 특징으로 하는 상기 심볼 발생 장치.
제5항에 있어서, 상기 생성다항식의 초기값은 상기 정보 비트열의 프레임 길이에 따라 결정되는 것을 특징으로 하는 상기 심볼 발생 장치.
삭제
삭제
삭제
삭제
삭제
패킷 데이터와, 상기 패킷 데이터의 전송을 제어하기 위한 정보 비트열을 전송하는 통신시스템에서, 상기 정보 비트열을 부호화하고 부호화된 심볼들을 발생하는 장치에 있어서,

상기 정보 비트열에 오류검출을 위한 비트들을 부가시키고 상기 오류검출비트들이 부가된 정보 비트열을 출력하는 오류검출비트 부가부와,

상기 오류검출비트들이 부가된 정보 비트열을 미리 설정된 부호율로 길쌈 부호화하여 부호화된 심볼들을 출력하는 길쌈 부호기와,

상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들을 출력하고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 F배(여기서, F는 자연수) 작은 제2 길이일 때 상기 부호화된 심볼들의 수를 상기 F로 나누어서 정해지는 수의 부호화된 심볼들을 출력하도록 상기 부호기를 제어하는 제어기를 포함함을 특징으로 하는 상기 심볼 발생 장치.
제12항에 있어서, 상기 설정된 부호율은 상기 제1 길이를 가지는 상기 정보 비트열의 부호화를 위해 정해지는 부호율임을 특징으로 하는 상기 심볼 발생 장치.
제12항에 있어서, 상기 제1 길이의 프레임 길이를 가지는 상기 정보 비트열은 2슬롯 길이의 정보 비트열임을 특징으로 하는 상기 심볼 발생 장치.
제14항에 있어서, 상기 설정된 부호율은 1/4임을 특징으로 하는 상기 심볼 발생 장치.
제12항에 있어서, 상기 오류검출비트 부가부는, 상기 정보 비트열에 미리 정해진 생성다항식에 의해 발생된 오류검출비트들을 부가시키는 것을 특징으로 하는 상기 심볼 발생 장치.
제16항에 있어서, 상기 생성다항식의 초기값은 상기 정보 비트열의 프레임 길이에 따라 결정되는 것을 특징으로 하는 상기 심볼 발생 장치.
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패킷 데이터와, 상기 패킷 데이터의 전송을 제어하기 위한 정보 비트열을 전송하는 통신시스템에서, 상기 정보 비트열을 부호화하고 부호화된 심볼들을 발생하기 위한 방법에 있어서,

상기 정보 비트열을 미리 설정된 부호율로 부호화하여 부호화된 심볼들을 발생하는 과정과,

상기 정보 비트열의 프레임 길이가 제1 길이일 때 상기 부호화된 심볼들을 출력 심볼들로서 출력하고, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 작은 제2 길이일 때 상기 부호화된 심볼들중 일부 심볼들을 출력 심볼들로서 출력하는 과정을 포함함을 특징으로 하는 상기 심볼 발생 방법.
제23항에 있어서, 상기 정보 비트열의 프레임 길이가 상기 제1 길이보다 F배(여기서, F는 자연수) 작은 제2 길이일 때 상기 일부 심볼들은 상기 부호화된 심볼들의 수를 상기 F로 나누어서 정해지는 수의 부호화된 심볼들임을 특징으로 하는 상기 심볼 발생 방법.
제23항에 있어서, 상기 설정된 부호율은 상기 제1 길이를 가지는 상기 정보 비트열의 부호화를 위해 정해지는 부호율임을 특징으로 하는 상기 심볼 발생 방법.
제23항에 있어서, 상기 부호화된 심볼들은 길쌈 부호화된 심볼들임을 특징으로 하는 상기 심볼 발생 방법.
제23항에 있어서, 상기 정보 비트열에 미리 정해진 생성다항식에 의해 발생된 오류검출비트들을 부가시키고 상기 오류검출비트들이 부가된 상기 정보 비트열을 부호화를 위해 제공하는 과정을 더 포함함을 특징으로 하는 상기 심볼 발생 방법.
제27항에 있어서, 상기 생성다항식의 초기값은 상기 정보 비트열의 프레임 길이에 따라 결정되는 것을 특징으로 하는 상기 심볼 발생 방법.
제24항에 있어서, 상기 정보 비트열에 오류검출을 위한 비트들을 부가하고, 상기 오류검출비트들이 부가된 정보 비트열을 부호화를 위해 제공하는 과정을 더 포함함을 특징으로 하는 상기 심볼 발생 방법.
제29항에 있어서, 상기 제1 길이의 프레임 길이를 가지는 상기 정보 비트열은 2슬롯 길이의 정보 비트열임을 특징으로 하는 상기 심볼 발생 방법.
제30항에 있어서, 상기 설정된 부호율은 1/4임을 특징으로 하는 상기 심볼 발생 방법.
제29항에 있어서, 상기 오류검출비트들은 미리 정해진 생성다항식에 의해 발생되는 것을 특징으로 하는 상기 심볼 발생 방법.
제32항에 있어서, 상기 생성다항식의 초기값은 상기 정보 비트열의 프레임 길이에 따라 결정되는 것을 특징으로 하는 상기 심볼 발생 방법.