KR100477176B1 - 반도체장치및이의제조방법 - Google Patents

Abstract

본 발명은 반도체 칩과 보조 배선판 사이의 공간이 수지로 봉인된 반도체 장치에 관한 것이다. 보조 배선판은 절연층과 경로 도전체를 포함하고, 반도체 칩 방면의 절연층은 경로 도전체에서 반도체 칩의 전극으로 향하는 호울, 호울을 충전하는 금속 및 호울로부터 돌출하도록 형성되어 내부 전극 기능을 하는 금속 범프를 포함한다. 반도체 장치는 TAB 기술을 사용하여 제조할 수 있다.

Description

반도체 장치 및 이의 제조방법

본 발명은 칩 스케일 패키지형(chip scale package type : CSP type) 반도체 장치 및 이의 제조방법에 관한 것이다.

제9도는 이미 공지되어 있는 반도체 장치의 구조를 도시하고 있으며, 여기서 리이드(lead : 102)의 내부 리이드부(122)는 반도체 칩(101)의 전극(111)에 연결[범프 연결(bump-connected)]되어 있고, 리이드(102)의 외부 리이드부(123)는 돌출되어 있으며, 반도체 칩(101)은 수지(103)로 봉인되어 있다.

이러한 반도체 장치는 "TAB(tape automted bonding)" 기술로 제조될 수 있다.

특히, [스프로킷 호울(sprocket holes)을 구비한] 박막 캐리어 테이프(film carrier tape)가 간헐적으로 스프로킷에 의하여 이송될 수 있는데, 박막 캐리어 테이프는 일정한 간격으로 배치된 다수의 [에칭으로 형성된 구리 호일(copper foil)] 리이드를 가지고, 각각의 리이드는 내부 리이드부와 외부 리이드부를 갖는다. 칩 부착부(chip attachment station)에서는, 반도체 칩의 전극이 범프(bump)를 사용하여 박막 캐리어 테이프 상의 각각의 리이드의 내부 리이드부에 연결되어 있다. 또한, 수지 도포부(resin applying station)에서는, 봉인 수지가 반도체 칩의 전극 표면에 적하되어 도포된다. 그 후, 반도체 칩 주변에 박막 캐리어 테이프가 압인된다(stamped). 이로써, 반도체 장치가 제조될 수 있다.

그러나, 위의 패키지 구조에서는 리이드의 외부 리이드부의 피치가 납땜(soldering) 정확도 면에서 상당히 커야 하며, 이는 패키지의 크기를 증가시킨다. 따라서, 고밀도 반도체 장치를 구현함에 있어서 바람직하지 않다.

상기 문제점을 해결하기 위하여 칩 스케일 패키지형 반도체 장치로서 다양한 해결 방법이 제시되었다. 제10도는 칩 스케일 패키지형 반도체 장치를 도시하고 있다. 당해 반도체 장치에서는, 패키징될 회로 기판의 도전체 선단(conductor end)에 납땜되어 있는 외부 전극(422)을 반도체 칩(401)의 전극(411) 배치에 제한 받지 않고 칩 스케일 내에 임의로 배치할 수 있으며, 따라서 외부 전극들(422)의 간격을 충분히 증가시킬 수 있다.

제10도에서, 참조 번호(401)은 반도체 칩을 나타내고, 참조 번호(402)는 보조 배선판(auxiliary wiring plate)을 나타내며, 보조 배선판에는 경로 도전체(routing conductor : 424)가 절연 지지판(세라믹 판 : 425)의 한쪽 면에 인쇄되어 있다. 반도체 칩(401)의 전극(411) 각각에 금속 범프(metallic bump : 412)가 부착되어 있다. 금속 범프(412)는 경로 도전체(424)의 선단(441)에 연결되어 있다. 반도체 칩(401)과 보조 배선판(402) 사이의 공간은 수지(403)로 봉인되어 있다. 호울(421)은 회로 기판의 도전체 선단에 대응하는 위치에 제공된다. 호울(421)은 땜납(422)으로 채워져 있다. 납땜 범프(423)가 각각의 땜납(422)에 형성되어 있다. 반도체 칩(401)은 납땜 범프(423)를 사용하여 리플로우법(reflow method)으로 몰딩 회로 기판에 고정되어 있다

칩 스케일 패키지형 반도체 장치에 있어서, 금속 범프(412)는 미리 반도체 칩(401)의 전극(411)에 부착되어야 한다. 이에 의하여, 반도체 칩의 제조 공정이 복잡해지고 수율이 저하되기에 반도체 칩의 생산비용이 증가하게 된다.

또한, 보조 배선판(402)의 절연 지지판(425)이 세라믹 판으로 되어 있기 때문에, 상기 발명에 따른 반도체 장치를 제조함에 있어서 TAB 방법을 사용하기가 곤란하다.

본 발명의 목적은 칩 크기 내에서 반도체 칩의 전극 배치에 제한받지 않고 회로 기판의 도전체 선단에 납땜되어 있는 외부 전극을 자유로이 배열할 수 있는 저가의 칩 스케일 패키지형 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 TAB 방법으로 칩 스케일 패키지형 반도체 장치를 제조하는 방법을 제공하는 것이다.

본 발명에 따른 반도체 장치는, 전극을 구비한 반도체 칩; 반도체 칩과 접하고 있는 제1 절연 지지 박막; 제1 절연 지지 박막 위에 적층되어 있는 제2 절연 지지 박막; 제1 절연 지지 박막 위에 고정되어 있고 반도체 칩의 전극에 연결되어 있는 내부 전극; 제2 절연 지지 박막 위에 고정되어 있고 회로 기판의 도전체 선단에 연결되어 있는 외부 전극, 내부 전극과 외부 전극을 연결하고, 제1 절연 지지 박막 과 제2 절연 지지 박막 사이에 샌드위치되어 있는 경로 도전체; 및 반도체 칩과 제 1 절연 지지 박막 사이의 공간을 봉인하는 수지를 포함한다.

본 발명에 따른 반도체 장치는 다른 절연 지지 박막과 다른 경로 도전체를 추가로 포함하고, 각각의 경로 도전체는, 각각의 경로 도전체에 대응하는 상이한 절연 지지 박막 쌍 사이에 샌드위치되어 있고, 내부 전극과 외부 전극을 포함한다.

본 발명에 따른 반도체 장치에 있어서, 반도체 칩 외면의 횡축 에지는 수지 및 접착 시이트 중의 하나로 봉인되어 있다.

본 발명에 따른 반도체 장치에 있어서, 반도체 칩의 전체 외면은 수지 및 접착 시이트 중의 하나로 봉인되어 있다.

본 발명에 따른 반도체 장치에 있어서, 제1 절연 지지 박막과 제2 절연 지지 박막의 평면 영역은 반도체 칩의 평면 영역과 동일하거나 반도체 칩의 평면 영역의 200% 이하이다.

본 발명에 따른 반도체 장치에 있어서, 봉인 수지와 접촉하고 있는 제1 절연지지 박막의 표면 장력은 35mJ/㎡ 이상이다.

본 발명에 따른 반도체 장치에 있어서, 봉인 수지와 접촉하고 있는 제1 절연 지지 박막 표면이, 직경이 0.005㎛ 내지 0.5㎛인 요철면이다.

또한, 본 발명에 따른 반도체 장치의 제조방법은, (1) 제1 절연 지지 박막과, 전극을 구비한 반도체 칩을 제조하는 단계; (2) 제1 절연 지지 박막의 제1 표면 위에 경로 도전체를 인쇄하는 단계; (3) 제1 절연 지지 박막에 경로 도전체로 통하는 제1 호울을 형성시키는 단계; (4) 제1 호울을 금속으로 충전시키는 단계; (5) 충전 금속 위에 금속 범프를 설치하여 내부 전극을 형성시키는 단계; (6) 제1 절연 지지 박막의 제1 표면을 수지로 피복하여 제2 절연 지지 박막을 형성시킴으로써 경로 도전체가 제1 절연 지지 박막과 제2 절연 지지 박막 사이에 샌드위치되도록 하는 단계; (7) 제2 절연 지지 박막에 경로 도전체로 통하는 제2 호울을 형성시키는 단계; (8) 제2 호울을 땜납으로 충전시켜 외부 전극을 형성시키는 단계; (9) 반도체 칩의 전극을 내부 전극과 연결시키는 단계 및 (10) 제1 절연 지지 박막과 반도체 칩을 수지로 봉인하여 반도체 장치를 형성시키는 단계를 포함한다.

본 발명에 따른 반도체 장치의 제조방법에 있어서, 제1 절연 지지 박막에서, 제1(B)도를 기초로 하여, 더 긴 쪽을 종축 방향으로 지칭하고, 제(2) 단계 내지 제 (8) 단계를 제1 절연 지지 박막의 종축 방향으로 간헐적으로 반복하여 경로 도전체, 내부 전극 및 외부 전극을 제1 절연 지지 박막 위에 소정의 간격으로 배치함으로써 제1 절연 지지 박막의 종축 방향으로 길이가 연장된 박막 캐리어 테이프를 형성시키며, 반도체 칩의 전극을 내부 전극에 연결시키고, 적어도 박막 캐리어 테이프와 반도체 칩 사이의 공간을 수지로 봉인하며, 박막 캐리어 테이프가 반도체 칩의 둘레를 한정하도록 펀칭한다.

반도체 칩의 전극과 접촉하고 있는 보조 전극의 내부 전극의 금속 범프는 보조 배선판의 절연 지지 박막에 호울을 형성하는 단계; 호울을 금속으로 충전시키는 단계; 금속 와이어(금속 와이어, 납땜 와이어 등)의 선단(tip)을 용융시키는 단계: 표면 장력에 의하여 구형의 금속 용융물을 형성시키는 단계 및 구형의 용융물을 충전 금속의 상단에 인가하는 단계[와이어 범핑(wire bumping)]를 포함하는 공정에 의하여 형성될 수 있다. 또한, 금속 범프는 충전 금속의 상단에 있는 금속을 도금(plating)으로 팽창시키는 방법에 의하여 형성될 수 있다.

이 경우에 있어서, 호울의 금속 면에 대한 금속 용융물 또는 금속 이온의 인가력(application force)이 호울 주변의 합성 수지에 대한 금속 용융물 또는 금속 이온의 인가력보다 훨씬 크다. 따라서, 금속은 충전 금속의 상단에만 인가되어 양호한 금속 범프를 형성하게 되고, 금속 부분이 확장되어 불량한 금속 범프가 형성되는 경우는 발생하지 않는다.

본 발명에 따른 금속 범프의 형성 방법은 금속 범프를 반도체 전극에 형성시키거나 경로 도전체의 선단에 직접 형성시키는 경우에 비하여 보다 개선된 수율을 보장한다.

특히, 다층 구조가 보조 배선판에 채용되는 경우, 반도체 칩의 상이한 전극용 경로 도전체가 3차원 공간에 배선될 수 있다. 이에 의하여, 2차원 공간에서 (즉, 동일 평면 상에서) 서로 교차하는 배선을 배제하기 위한 경로 배선(routing wire)을 제공할 필요가 없고, 이로써 경로 도전체의 길이를 감소시킬 수 있으므로 반도체 칩의 선형 특성을 개선시킬 수 있다.

보조 배선판의 봉인 수지와 접촉하고 있는 표면이 수지 박막 표면으로 구성되어 있으므로 박막 표면의 장력이 증가되고, 소형 굴곡부(miniaturized asperity) 형성 공정이 제공됨으로써 도전 불량률(conductive failure rate)이 실질적으로 영(0)으로 감소되기에 개선된 칩 스케일 패키지형 반도체 장치를 제공할 수 있다.

본 발명에 따른 반도체 장치는 자동화 생산이 가능하다.

본 발명의 실시양태를 첨부한 도면을 참조하여 설명하고자 한다.

제1(A)도는 본 발명에 따른 반도체 장치의 실시양태를 도시하는 설명도이다. 제1(B)도는 오목부에서의 경로 도전체의 외견상 위치를 나타내는 반도체 장치의 투시도이다.

제1(C)도는 내부에서의 경로 도전체의 위치를 나타내는, 본 발명에 따른 반도체 장치의 또 다른 실시양태를 도시하는 설명도이다.

제1(A)도 내지 제1(C)도에서, 참조 번호(1)은 반도체 칩을 나타낸다. 참조 번호(2)는 보조 배선판을 나타내며, 보조 배선판은 금속 범프(211)를 통하여 반도체 칩(1)의 전극(11)과 연결되어 있는 내부 전극(21), 내부 전극(21)의 배면(back position)에서 이와는 상이한 위치에 있는 외부 전극(22), 길이가 양 전극(21 및 22) 사이의 길이에 해당되는 경로 도전체(23), 및 경로 도전체(23)의 양면에 형성 되어 있는 절연 지지 박막(24 및 25)을 포함한다. 반도체 칩(1)과 보조 배선판(2) 사이의 공간은 수지(3)로 봉인되어 있다. 내부 전극(21)은 제1 절연 지지 박막(24)에 형성되어 있는 내부 전극 호울(212)에 충전되어 있는 금속(213), 및 충전 금속(213)의 선단면(end surface)에 형성되어 있는 금속 범프(211)를 포함한다. 외부 전극(22)은 제2 절연 지지 박막(25)에 형성되어 있는 외부 전극 호울(221)에 충전되어 있는 금속(222), 및 충전 금속(222)의 선단면에 형성되어 있는 금속 범프(223)를 포함한다.

보조 배선판(2)의 크기는 반도체 칩의 평면 크기(일반적으로, 3㎟ 내지 20 ㎟)와 동일하거나, 반도체 칩(1)의 평면 크기의 200% 이하이며, 바람직하게는 130% 이하이다.

일반적으로 외부 전극(22)은 일정한 간격으로 배치되는데, 이는 회로 기판 장비에서 전극을 납땜함에 있어서 납땜 브리지(solder bridge)를 방지하기 위하여 보조 배선판(2)의 평면 크기 내에서 외부 전극(22)의 간격이 가능한 한 넓게 배치 되어야 하기 때문이다.

보조 배선판(2)은, 제2도에 도시한 바와 같이, 다층 구조일 수 있다. 제2도에서, 반도체 칩(1)의 한 쌍의 전극(11)과 이에 연결되는 회로 기판의 도전체 선단(110)은 경로 도전체(23)에 대응한다. 경로 도전체(23)로부터 반도체 칩(1)의 전극(11)으로 통하는 호울(212)은 적층된 절연층(insulating laminated layer : a)에 형성된다. 호울(212)은 금속(213)으로 충전되어 있다. 금속 범프(213)는 충전 금속(213)의 상단에 설치되어 경로 도전체(23)에 대한 내부 전극(21)이 형성되도록 한다. 또한, 회로 기판의 도전체 선단(110)에 대응하는 호울(221)이 제2 절연 지지 박막(25)에 형성되는데, 호울(221)은 경로 도전체(23)를 통하여 반도체 칩(1)의 전극(11)에 연결되어야 한다. 호울(221)은 금속(222)으로 충전되어 경로 도전체(23)에 대한 외부 전극(22)을 형성한다. 충전 금속(222)의 상단은 금속 범프(223)를 통하여 회로 기판 장비의 도전체 선단에 연결된다.

위의 반도체 장치는 제3(A)도 내지 제3(I)도에 도시한 공정에 의하여 제조될 수 있다.

먼저, 제3(A)도에 도시한 바와 같이, 경로 도전체(23)를 제1 절연 지지 박막(24)의 한 면에 인쇄한다. 경로 도전체(23)는 바람직하게는 합성 수지 박막에 금속 호일이 적층된 금속 박막을 소정의 패턴이 형성되도록 화학적으로 에칭함으로써 인쇄한다. 금속 호일이 적층된 합성 수지 박막은 합성 수지 박막에 구리 호일이 용착된(fused) 2층 구조일 수 있고, 또한 합성 수지에 열가소성 또는 열 경화성 접착제(bonding agent)를 통하여 구리 호일이 접착된 3층 구조일 수도 있다. 합성 수지 박막은 와이어 범핑으로 금속 범프를 형성시키는 경우의 내열성 및 도금법으로 금속 범프를 형성시키는 경우의 내약품성을 만족시킨다면 어떠한 물질이라도 무방하다. 예를 들어, 이러한 합성 수지는 폴리이미드 박막, 폴리에틸렌 테레프탈레이트 박막, 폴리에테르이미드 박막, 폴레에테르설폰 박막, 폴리페닐린 설파이드 박막, 폴리에테르 케톤 박막 등일 수 있다. 합성 수지 박막의 두께는 일반적으로 10 ㎛ 내지 150㎛이다.

전술한 방법으로 경로 도전체(23)를 인쇄 형성한 후, 제3(B)도에 도시한 바와 같이, 내부 전극용 호울(212)을 제1 절연 지지 박막(24)에 형성시킨다. 호울은 일반적으로 드릴링, 레이저 에칭 등으로 형성시킬 수 있다. 특히, 폴리이미드 박막의 경우에는, 알칼리성 에칭과 같은 습식 호출 형성 기술이 사용될 수 있다. 2층 구조의 폴리이미드 박막의 경우에는, 호울은, 예를 들어, 감광성 폴리이미드 박막을 사용하고 광에 노출시켜 형성시킬 수 있다.

내부 전극용 호울(212)을 형성시킨 후, 제3(C)도에 도시한 바와 같이, 도금 마스크로서 제1 절연 지지 박막(24)을 사용하여 호울(212) 하단의 도전체(23)에 금속을 도금시키는데, 이로써 호울(212)이 금속(213)으로 충전된다. 금속(213)은 금, 은, 니켈, 구리, 팔라듐 등을 포함할 수 있다.

내부 전극용 호울(212)을 금속으로 충전시킨 후, 제3(D)도에 도시한 바와 같이, 높이가 10㎛ 내지 150㎛인 금속 범프(211)를 충전 금속(213) 위에 형성시킨다. 이로써, 내부 전극(21)이 형성된다. 금속 범프(211)는 와이어 본더(wire bonder)를 사용하여 금 와이어, 구리 와이어 또는 은 와이어의 선단을 구형으로 용융시키고, 구형의 금속을 충전 금속의 표면과 용착시키는 기술로써 형성시킬 수 있다. 금 와이어가 사용되는 경우, 경로 도전체(23)와 금과의 접촉을 방지하기 위하여 충전 금속(213)의 상층이 니켈로 이루어질 수 있다. 한편, 습식 도금 기술로 충전 금속의 표면상에서 금속을 팽창시키는 방법을 사용하여 금속 범프(223)를 형성시킬 수 있다.

와이어 본더 기술에 의하면, 충전 금속면에서의 접촉각이 큰 금속 범프를 규칙적으로 형성시킬 수 있다. 이는 호울(212) 주변이 용융 금속에 대하여 습윤도가 낮은 합성 수지로 형성되어 있어 금속 용융물이 호울 주변에 부착되는 것이 방지될 수 있기 때문이다. 전해 도금 또는 비전해 도금 기술에 의하면, 충전 금속(213)의 노출된 선단을 핵으로 사용함으로써 금속 범프를 규칙적으로 형성시킬 수 있다.

전술한 방법으로 내부 전극(21)을 형성시킨 후, 제3(E)도에 도시한 바와 같이, 경로 도전체(23)의 인쇄 형성면을 수지(25)로 피복한다. 피복된 수지층(25)에, 외부 전극용 호울(221)을 형성시킨다. 각 호울(221)은 와이어 본더를 사용하여 땜납(222)을 충전시켜 외부 전극을 형성시킨다. 이로써, 제3(G)도에 도시한 바와 같은 보조 배선판(2)을 제조한다.

이어서, 후술하는 방법에 의하여, 제3(H)도에 도시한 바와 같이, 반도체 칩(1)을 전기적·기계적으로 보조 배선판(2)에 연결시킨다. 내부 전극(21)의 금속 범프(211)가 반도체 칩(1)의 전극(11)에 일치되도록 배열하고, 이들을 "가열 바아(hot bar)"나 "펄스 가열(pulse heat)" 등과 같은 일괄 압착 접속(whole crimp connection) 또는 단일점 본더에 의한 개별 열 압착 접속으로 서로 금속 접속시킨다. 단일점 본더에 의하여 개별 열 압착 접속을 수행함에 있어서, 열 압착 온도를 낮추기 위하여 초음파 접속이 또한 사용되는 것이 바람직하다.

내부 전극(21)의 금속 범프(211)에 납땜 범프를 사용하여, 보조 배선판(2)과 반도체 칩(1)을, 리플로우 기술을 사용하여 서로 접합할 수 있다. 이 경우, 반도체 칩(1)의 전극(11)과 내부 전극(21) 사이가 약간 어긋나도 용융된 땜납의 표면 장력에 의하여 자동적으로 정정될 수 있기에 후술하는 조치가 불필요하게 된다.

따라서, 보조 배선판(2) 위에 반도체 칩(1)을 탑재한 후, 제3(I)도에 도시한 바와 같이, 반도체 칩(1)과 보조 배선판(2) 사이의 공간을 수지(3)로 봉인한다. 수지 봉인은 전환 몰딩(transfer molding), 포팅(potting), 캐스팅(casting) 등을 사용하여 수행할 수 있다.

수지 봉인 후, 제1도에 도시한 바와 같이, 외부 전극(22)의 충전 금속 선단면(end surface) 상에 납땜 범프(223)를 형성시킨다. 이로써, 반도체 장치의 패키징 단계의 제조 공정을 완료한다.

제3(H)도에 도시한, 반도체 칩(1)의 전극(11)과 보조 배선판(2)의 내부 전극(21)의 금속 범프(211)와의 배열 방법은 제4도에 도시한 바와 같은 방법으로 수행 할 수 있는데, 도시한 방법에서는 반도체 칩(1)의 모형 전극(dummy electrode : 11a)에 배열용 범프(211a)를 부착하고, 배열용 호울(212a)을 보조 배선판(2)에 형성시키고, 배열용 범프(211a)를 배열용 호울(212a)에 끼운다. 이 경우, 배열용 범프(211a)는 내부 전극(21)의 금속 범프(211)보다 조금 더 높게 형성되어 있다. 예를 들어, 배열용 범프(211a)는 높이가 50㎛이고, 금속 범프(211)는 높이가 20㎛이다. 배열용 범프(211a)의 재료는 반도체 칩(1)의 전극(11)과 보조 배선판(2)의 내부 금속 범프(211)가 서로 접합되도록 압력을 인가받을 때의 온도에서 충분히 부드러워져야 하고, 다만 압력이 없는 때에 대하여는 특별한 제한이 없다. 배열용 호울(212a)의 직경은 반도체 칩(1)의 전극과 보조 배선판(2)의 내부 금속 범프(211)의 위치 편차를 10% 이내로 억제하도록 설정된다.

본 발명에 따른 반도체 소자의 탑재는 리플로우 기술을 사용하여 수행할 수 있다. 이 경우, 반도체 장치의 외부 전극과 회로 기판의 도전체 단자 사이에서 발생할 수 있는 약간의 편차는 용융 땜납의 표면 장력에 의하여 자동적으로 정정된다.

반도체 장치의 제조순서는, 필요에 따라, 변경할 수 있다. 예를 들어, 피복 시킨 후, 외부 전극을 형성시키기 전에 반도체 칩을 접합하고 반도체 칩과 보조 배선판 사이의 공간을 수지 봉인하고, 그 후 외부 전극용 피복 위에 형성시킬 수 있다.

본 발명에 따른 반도체 장치에 있어서, 반도체 칩과 보조 배선판 사이의 공간만이 봉인될 수 있다. 제5(A)도 내지 제5(D)도에 도시한 바와 같이, 횡축 에지 및 횡축 에지의 배면을 포함하는 반도체 칩의 전체 외면이 봉인될 수 있다.

제5(A)도에서, 반도체 칩(1)과 보조 배선판(2) 사이의 공간은 에폭시 수지(31)로 봉인되어 있고, 반도체 칩(1)의 횡축 에지 및 이의 배면은 실리콘 수지(32)로 봉인되어 있다. 제5(B)도에서, 반도체 칩(1)과 보조 배선판(2) 사이의 공간은 에폭시 수지(31)로 봉인되어 있고, 반도체 칩(1)의 횡축 에지 및 이의 배면은 (예를 들어, 접착제로서 에폭시-고무 수지를 사용하여) 접착 시이트(33)의 점착에 의해 봉인되어 있다. 제5(C)도 및 제5(D)도에서, (합성 수지 또는 금속으로 이루어진) 강화 프레임(reinforcement frame)(34)이 고착되어 있다.

제6(A)도 내지 제6(D)도에 도시한 바와 같이, 반도체 칩에 흡수된 열을 발산시키기 위하여, 반도체 칩의 횡축 에지만이 봉인되어 있고, 횡축 에지의 배면은 노출되어 있을 수 있다.

제6(A)도에서, 반도체 칩(1)과 보조 배선판(2) 사이의 공간은 에폭시 수지(31)로 봉인되어 있고, 반도체 칩(1)의 배면은 노출되어 있으며, 횡축 에지는 실리콘 수지(32)로 봉인되어 있다. 제6(B)도에서, 반도체 칩(1)과 보조 배선판(2) 사이의 공간은 에폭시 수지(31)로 봉인되어 있고, 반도체 칩(1)의 배면은 노출되어 있으며, 횡축 에지는 (예를 들어, 접착제로서 에폭시-고무 수지를 사용하여) 접착 시이트(33)의 점착으로 봉인되어 있다. 제6(C)도에서, 접착 시이트(33)는 반도체 칩(1)의 배면 선단까지 점착되어 있다. 제6(D)도 및 제6(E)도에서, (합성 수지 또는 금속으로 이루어진) 강화 프레임(34)이 고착되어 있다.

반도체 칩의 방열성을 향상시키기 위하여, 제7(A)도 및 제7(B)도에 도시한 바와 같이, 방열 핀(radiation fin) 또는 열 확산기(heat spreader ; 35)를 부착하는 것이 효과적이다[제7(A)도에 방열 핀(35)이 열 전도성 접착제로 고정되어 있으며, 제7(B)도에는 방열 핀(35)이 봉인 수지로 고정되어 있다]. 또한, 제7(C)도에 도시한 바와 같이, 반도체 칩(1)의 전극과 접속되어 있지 않은 금속 충전 내부 호울(371), 충전 금속(371)에 열적으로 연결되어 있는 (경로 도전체가 아닌) 내부 도전체(372) 및 내부 도전체에 열적으로 연결되어 있는 외부 금속 충전 호울(373) 및 금속 범프(374)를 포함하는 경로를 통하여 반도체 칩(1)에서 발생된 열을 발산시키는 것이 효과적이다. 제7(C)도에서 점선으로 도시한 바와 같이, 경로 도전체(24)와 소정의 갭(gap)을 갖는 다른 도전체(구리 호일 ; 24a)를 열 확산기로서 사용하는 것과 같은 방열용 모형(dummy of heat dissipation)을 설치하는 것이 효과적이다.

본 발명에 따른 반도체 장치에서, 반도체 칩과 봉인 수지와의 계면 접착력을 증가시키면, 그 경계로부터 물 또는 이온성 불순물의 침투를 방지할 수 있기에 반도체 장치의 신뢰성을 향상시킬 수 있다. 따라서, 후술하는 시험 결과로부터 명확한 바와 같이, 표면 장력[지스만 플롯(Zisman plot)으로부터 구하는 임계 표면 장력]이 35mJ/㎡ 이상, 바람직하게는 40mJ/㎡ 이상인, 보조 배선판용 절연 지지 박막을 사용하면, 상기 계면의 접착력을 (상온 및 건조 상태에서) 90° 박리 강도에 대하여 300g/cm 이상, 바람직하게는 500g/cm 이상, 특히 바람직하게는 1000g/cm 이상으로 제공할 수 있고, 이에 의하여 도전 불량률을 현저하게 감소시켜 반도체 장치의 신뢰성을 향상시킬 수 있다[합성 수지 박막은 표면 장력이 35mJ/㎡ 이하이어도산, 알칼리액 처리, 커플링제 처리, 그라프트 처리 등의 화학적 처리, 및 코로나 방전 처리, 고주파 플라즈마 처리, 이온 에칭 처리 등의 물리적 처리로부터 얻을 수 있다].

실험 결과 A

표 1(표 1에서, PI는 폴리이미드, PET는 폴리에틸렌 테레프탈레이트, PP는 폴리프로필렌, 알칼리 처리는 0.1N KOH 수용액에 5시간 동안 침적 처리, 플라즈마 처리는 0.1torr의 산소 가스 중에서 100W 전력 및 13.56MHz의 고주파로 30초 동안 글로우 방전 처리를 각각 나타낸다)에 나타낸, 두께가 60㎛인 지지 박막이 배치되어 있는 보조 배선판(칩과 동일한 크기)에, 금 범프의 높이가 50㎛인 내부 전극을 형성시키고 두께가 0.375mm이고 한 변이 15.0mm인 정방형의 신뢰 평가용 반도체 칩을 300℃에서 보조 배선판에 접합시키고 외부 크기가, 두께가 0.550mm이고 한 변의 길이가 17.0mm인 수지 봉인을 표 2의 조성물로 수행한다. 표 2에서, 에폭시 수지 1은 에폭시 당량 180의 비스페놀 A형 에폭시 수지, 에폭시 수지 2는 에폭시 당량 195의 크레졸 노폴락형 에폭시 수지, 산 무수물은 메틸 헥사하이드로 프탈산 무수물, PPS는 폴리페닐렌 설파이드를 각각 나타내고, 배합량은 중량부이며, 표시된 조건에 따라 실시예 1 내지 15 및 비교실시예 1 내지 6에 대한 실험을 행하였다(비교 실시예는 청구항 제1항의 발명에 포함된다). 실시예 및 비교실시예에 대하여, 90° 박리 강도 및 121℃의 포화 증기에서 200시간 동안 압력-가마 시험(pressure-cooker test)을 한 후의 도전 불량률을 측정하였다. 표 3은 시험 결과를 나타낸다.

본 발명에 따른 반도체 장치에서, 반도체 칩과 봉인 수지와의 계면 접착력을 증가시켜 반도체 장치의 신뢰성을 향상시키기 위하여, 후술하는 실험 결과 B로부터 명확한 바와 같이, 보조 배선판용 절연 지지 박막의 전체 표면에 0.005㎛ 내지 0.5 ㎛의 요철을 형성하는 것이 효과적이다.

실험 결과 B

표 4에 수록된 재료 및 두께로 형성된 각 박막에 대하여 표면 처리를 수행하였다. 표 4에서, 이온 에칭은 3x10^-3 torr의 질소 가스 중에서 5분 동안 200W 전력 및 13.56MHz의 고주파 조사 처리, 용매 처리는 가열 크실렌에 3시간 동안 침적, 알칼리 처리는 0.1N KOH 수용액에 5시간 동안 침적, 자외선 처리는 100W의 자외선 조사, 코로나 처리는 1분 동안 33W 및 1200MHz 저주파 코로나 조사를 각각 나타내고, 표면을 요철로 한 것을 박막으로 하는 보조 배선판(반도체 칩과 동일한 크기)에 금 범프의 높이가 50㎛인 내부 전극을 형성시키고 두께가 0.375mm이고 한 변의 길이가 15.0mm인 정방형의 신뢰 평가용 반도체 칩을 300℃에서 보조 배선판에 접합하고 외부 크기가, 두께가 0.550mm이고 한변의 길이가 17.0mm인 수지 봉인을 표 5의 조성물로 수행한다. 표 5에서, 에폭시 수지 1은 에폭시 당량 180의 비스페놀 A형 에폭시 수지, 에폭시 수지 2는 에폭시 당량 190의 크레졸 노볼락형 에폭시 수지, 산 무수물은 메틸 헥사하이드로 프탈산 무수물, PPS는 폴리페닐렌 설파이드를 각각 나타내고, 배합량은 중량부이며, 표시된 조건에 따라 실시예 1' 내지 20' 및 비교실시예 1' 내지 9'에 대한 실험을 행하였다(비교실시예는 청구항 제1항의 발명에 포함된다). 실시예 및 비교실시예에 대하여, 90° 박리 강도 및 전술한 도전 불량률을 측정하였다. 표 6은 실험 결과를 나타낸다.

본 발명에 따른 반도체 장치는 또한 TAB 기술에 의하여 제조될 수 있다. 제 8도는 TAB 기술에 사용되는 박막 캐리어를 도시한다.

제8도에서, 참조 번호 (24) 및 (25)는 절연 지지 박막을 나타낸다. 기호 P는 박막 캐리어의 종축 방향으로 소정의 간격으로 배치된 다수개의 동일 패턴의 배선 그룹을 나타낸다. 하나의 배선 패턴(wiring pattern)이 하나의 반도체 칩에 대응한다. 각 배선 패턴은 절연 지지 박막(24 및 25) 사이에 샌드위치된 경로 도전체(23), 내부 전극(21) 및 외부 전극(22)을 포함한다. 각 내부 전극(21)은 경로 도전체(23)로부터 반도체 칩의 전극 면을 볼 수 있도록 제1 절연 지지 박막(24)에 형성되어 있는 호울(212), 호울(212)을 충전시키는 금속(213), 및 호울(212)로부터 돌출되어 형성되어 있는 범프(211)를 포함한다. 각 외부 전극(22)은 제2 절연 지지 박막(25)에 형성되어 있는 호울(221), 및 호울(221)을 충전시키는 금속(222)을 포함한다. 또한, (도시되지 않은) 스프로킷 호울(sprocket holes)이 박막 캐리어 테이프에 형성된다.

본 발명에 따른 반도체 장치는 다음의 공정에 의하여 제조된다. 제8도에 도시한 박막 패리어가 스프로킷에 의하여 간헐적으로 이송되는 동안, 칩 부착부(chip attachmnt station)에서 반도체 칩이 배선 패턴의 내부 전극에 접속되고, 봉인부(sealing station)에서 반도체 칩이 전환 몰딩, 포팅, 캐스팅 등에 의하여 수지 봉인되며, 마지막으로 박막 캐리어가 반도체 칩의 둘레를 한정하기 위하여 펀칭되면, 이로써 반도체 칩의 패키징 단계까지 반도체 장치의 제조 공정이 완료된다.

표 1

표 2

표 3

표 4

표 5

표 6

제1(A)도 및 제1(B)도는 본 발명에 따른 반도체 장치의 실시양태를 나타내는 설명도이고, 제1(C)도는 본 발명에 따른 반도체 장치의 다른 실시양태를 나타내는 설명도이다.

제2도는 본 발명에 따른 반도체 장치의 다른 실시 양태를 나타내는 설명도이다.

제3(A)도 내지 제3(I)도는 본 발명에 따른 반도체 장치의 제조방법의 공정 시퀀스를 나타내는 설명도이다.

제4도는 본 발명에 따른 반도체 장치의 추가의 실시양태를 나타내는 설명도이다.

제5(A)도 내지 제5(D)도는 본 발명에 따른 반도체 장치의 추가의 실시양태를 나타내는 설명도이다.

제6(A)도 내지 제6(E)도는 본 발명에 따른 반도체 장치의 추가의 실시양태를 나타내는 설명도이다.

제7(A)도 내지 제7(C)도는 본 발명에 따른 반도체 장치의 추가의 실시양태를 나타내는 설명도이다.

제8도는 본 발명에 따른 반도체 장치의 제조방법에 사용되는 박막 캐리어 테이프(film carrier tape)의 실시양태를 나타내는 설명도이다.

제9도는 선행 기술을 나타내는 도면이다.

제10도는 다른 선행 기술을 나타내는 도면이다.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 칩 2 : 보조 배선판

3 : 수지 11 : 전극

21 : 내부 전극 22 : 외부 전극

23 : 경로 도전체 24 : 절연 지지 박막

Claims (16)

1. 전극을 구비한 반도체 칩,

   반도체 칩과 접하고 있는 제1 절연 지지 박막,

   제1 절연 지지 박막 위에 적층되어 있는 제2 절연 지지 박막,

   제1 절연 지지 박막 위에 고정되어 있고 반도체 칩의 전극에 연결되어 있는 내부 전극,

   제2 절연 지지 박막 위에 고정되어 있고 회로 기판의 도전체 선단에 연결되어 있는 외부 전극,

   내부 전극과 외부 전극을 연결하고, 제1 절연 지지 박막과 제2 절연 지지 박막 사이에 샌드위치되어 있는 경로 도전체 및

   반도체 칩과 제1 절연 지지 박막 사이의 공간을 봉인하는 수지를 포함하며, 반도체 칩 외면의 횡축 에지가 시이트로 봉인되어 있는 반도체 장치.
2. 제1항에 있어서, 다른 절연 지지 박막과 다른 경로 도전체를 추가로 포함하고, 각각의 경로 도전체가, 각각의 경로 도전체에 대응하는 상이한 절연 지지 박막 쌍 사이에 샌드위치되어 있고, 내부 전극과 외부 전극을 포함하는 반도체 장치.
3. 제1항에 있어서, 제1 절연 지지 박막과 제2 절연 지지 박막의 평면 영역이 반도체 칩의 평면 영역과 동일하거나 반도체 칩의 평면 영역의 200% 이하인 반도체 장치.
4. 제1항에 있어서, 봉인 수지와 접촉하고 있는 제1 절연 지지 박막의 표면장력이 35mJ/㎡ 이상인 반도체 장치.
5. 제1항에 있어서, 봉인 수지와 접촉하고 있는 제1 절연 지지 박막 표면이, 직경이 0.005㎛ 내지 0.5㎛인 요철면인 반도체 장치.
6. (1) 제1 절연 지지 박막을 제조하고, 전극을 구비한 반도체 칩을 제조하는 단계,

   (2) 제1 절연 지지 박막의 제1 표면 위에 경로 도전체를 인쇄하는 단계,

   (3) 제1 절연 지지 박막에 경로 도전체로 통하는 제1 호울을 형성시키는 단계,

   (4) 제1 호울을 금속으로 충전시키는 단계,

   (5) 충전 금속 위에 금속 범프를 설치하여 내부 전극을 형성시키는 단계,

   (6) 제1 절연 지지 박막의 제1 표면을 수지로 피복하여 제2 절연 지지 박막을 형성시킴으로써 경로 도전체가 제1 절연 지지 박막과 제2 절연 지지 박막 사이에 샌드위치되도록 하는 단계,

   (7) 제2 절연 지지 박막에 경로 도전체로 통하는 제2 호울을 형성시키는 단계,

   (8) 제2 호울을 땜납으로 충전시켜 외부 전극을 형성시키는 단계,

   (9) 제(2) 단계 내지 제(8) 단계를 길이 방향으로 간헐적으로 반복하여 경로 도전체, 내부 전극 및 외부 전극을 제1 절연 지지 박막 위에 소정의 간격으로 배치함으로써,

   제1 절연 지지 박막; 제1 절연 지지 박막 위에 적층된 제2 절연 지지 박막; 제1 절연 지지 박막 위에 고정된 내부 전극; 제2 절연 지지 박막 위에 고정된 외부 전극; 및 내부 전극과 외부 전극을 연결하며, 제1 절연 지지 박막과 제2 절연 지지 박막 사이에 샌드위치되어 있는 경로 도전체를 포함하는 박막 캐리어 테이프를 형성하는 단계,

   (10) 반도체 칩의 전극을 박막 캐리어 테이프의 내부 전극에 연결시키는 단계,

   (11) 적어도 상기 박막 캐리어 테이프와 상기 반도체 칩 사이의 공간을 수지로 봉인하는 단계,

   (12) 반도체 칩의 둘레를 한정하도록 박막 캐리어 태이프를 펀칭하는 단계

   를 포함하는,

   반도체 장치의 제조 방법.
7. 전극을 구비한 반도체 칩,

   반도체 칩의 전극에 연결되어 있는 내부 전극,

   회로 기판의 도전체 선단에 연결되어 있는 외부 전극,

   반도체 칩과 접하고 있고 금속으로 충전되어 내부 전극을 형성하는 제1 호울을 구비한 제1 절연 지지 박막,

   제1 절연 지지 박막 위에 적층되어 있고 금속으로 충전되어 외부 전극을 형성하는 제2호울을 구비한 제2 절연 지지 박막,

   내부 전극과 외부 전극을 연결하고, 제1 절연 지지 박막과 제2 절연 지지 박막 사이에 샌드위치되어 있는 경로 도전체 및

   반도체 칩과 제1 절연 지지 박막 사이의 공간을 봉인하는 수지를 포함하며, 반도체 칩 외면의 횡축 에지가 시이트로 봉인되어 있는 반도체 장치.
8. 제7항에 있어서, 다른 절연 지지 박막과 다른 경로 도전체를 추가로 포함하고, 각각의 경로 도전체가, 각각의 경로 도전체에 대응하는 상이한 절연 지지 박막 쌍 사이에 샌드위치되어 있고, 내부 전극과 외부 전극을 포함하는 반도체 장치.
9. 제7항에 있어서, 제1 절연 지지 박막과 제2 절연 지지 박막의 평면 영역이 반도체 칩의 평면 영역과 동일하거나 반도체 칩의 평면 영역의 200% 이하인 반도체장치.
10. 제7항에 있어서, 봉인 수지와 접촉하고 있는 제1 절연 지지 박막의 표면장력이 35mJ/㎡ 이상인 반도체 장치.
11. 제7항에 있어서, 봉인 수지와 접촉하고 있는 제1 절연 지지 박막 표면이, 직경이 0.005㎛ 내지 0.5㎛인 요철면인 반도체 장치.
12. 제7항에 있어서, 내부 전극이 제1 호울로부터 돌출되어 있는 금속 범프를 포함하는 반도체 장치.
13. 제1항에 있어서, 내부 전극이 제1 절연 지지 박막으로부터 돌출되어 있는 금속 범프를 포함하는 반도체 장치.
14. 제1항에 있어서, 외부 전극이 제2 절연 지지 박막으로부터 돌출되어 있는 금속 범프를 포함하는 반도체 장치.
15. 제1항에 있어서, 내부 전극이 외부 전극의 배면과 상이한 지점에 위치하는 반도체 장치.
16. 제7항에 있어서, 내부 전극이 외부 전극의 배면과 상이한 지점에 위치하는 반도체 장치.