KR100474168B1 - 하나 이상의 반도체 칩을 구비한 평면 지지체 - Google Patents
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Abstract
본 발명은 전자 장치와의 데이터 및 에너지 교환을 위해 안테나에 연결된 하나 이상의 반도체 칩을 포함하는 평면 지지체에 관한 것이다. 상기 안테나는 2개의 도전체로 구성되고, 상기 안테나의 도전체와 중첩되는 도전층이 지지체 상에 제공된다. 이로 인해, 전자 장치와 평면 지지체(트랜스폰더) 사이의 큰 용량성 커플링이 얻어진다.
Description
본 발명은 전자 장치와의 데이터 및 에너지 교환을 위해 안테나에 연결된 하나 이상의 반도체 칩을 포함하고, 상기 안테나는 2개의 도전체로 구성된, 평면 지지체에 관한 것이다.
상기 방식의 지지체는 패시브 트랜스폰더라 한다. 전기 쌍극자로서 구현된 안테나는 용량성 커플링을 통해 전자 장치와 데이터 및 에너지를 교환한다. 용량성 안테나로부터 전송 가능한 출력은 그 커플링 용량에 의해 제한된다. 커플링 용량은 한편으로는 트랜스폰더의 용량성 안테나와 전자 장치의 안테나 사이의 간격에 의해 그리고 다른 한편으로는 용량성 안테나(트랜스폰더)의 면적에 의해 결정된다. 높은 커플링 용량을 얻기 위해, 트랜스폰더와 전자 장치 사이의 간격은 가급적 작아야 한다. 대안으로서 또는 부가적으로, 전기 안테나의 면적이 클수록 커플링 용량이 증가한다.
용량성 안테나의 면적은 사용된 도체의 길이와 폭에 의해 결정된다. 따라서, 이것은 한편으로는 지지체의 크기에 의해 그리고 다른 한편으로는 제조 방법에의해 제한된다. 지지체로서 종이가 사용되면, 종이를 만드는 동안 안테나가 종이 안으로 삽입된다. 상기 방식의 제조 방법에서 안테나의 폭이 비교적 좁기 때문에, 용량성 안테나의 면적도 상응하게 작다.
지지체로서 종이가 사용되고 전기 안테나 또는 전기 쌍극자가 종이의 짧은 에지에 대해 평행하게 구현되는 이러한 방식의 장치는 유럽 특허 공개 제 0 905 657 A1호에 공지되어 있다. 상기 구체적인 실시예에서 종이는 은행권이다. 반도칩은 전기 쌍극자와 함께 은행권의 안전 엘리먼트를 형성한다. 예컨대 종이로 이루어진 상기 방식의 지지체는 물건의 안전을 위해 백화점에서 사용될 수도 있다. 상기 방식의 지지체를 칩 카드 장치 내의 층으로서 사용하는 것도 공지되어 있다.
안테나 면적 및 그에 따라 커플링 용량을 확대하기 위해 전기 안테나를 넓히는 것은 제조 방법의 변동을 초래할 것이다. 그러한 단계는 극도로 많은 비용을 수반한다.
도 1은 선행 기술에 공지된 평면 지지체의 평면도.
도 2a 내지 2c는 도 1에 도시된 평면 지지체의 여러 실시예를 나타낸 횡단면도.
도 3은 본 발명에 따른 평면 지지체의 제 1 실시예의 평면도.
도 4a 내지 4d는 도 3에 도시된 평면 지지체의 여러 실시예를 나타낸 횡단면도.
도 5는 본 발명에 따른 평면 지지체의 제 2 실시예.
도 6은 본 발명에 따른 평면 지지체의 제 3 실시예의 평면도.
도 7은 트랜스폰더와 전자 장치 사이의 용량성 커플링에 대한 회로도.
본 발명의 목적은 트랜스폰더의 용량성 안테나와 전자 장치 사이의 커플링이 개선될 수 있는 트랜스폰더를 제공하는 것이다.
상기 목적은 본 발명에 따라 안테나의 도전체와 중첩되는 도전층이 지지체 상에 제공됨으로써 달성된다. 넓은 도전층이 종이의 표면 상에 제공됨으로써, 전자 장치에 비한 안테나의 유효 면적이 확대되어, 커플링 용량이 커진다. 다른 바람직한 실시예는 청구범위 종속항에 제시된다.
바람직하게는 2개의 도전체 각각이 하나의 관련 도전층과 중첩된다. 특히 바람직한 실시예에서 각각의 도전층은 각각의 도전체를 완전히 커버한다. 트랜스폰더와 전자 장치 사이의 가급적 큰 커플링을 위해, 각각의 도전층의 면적이 각각의 도전체의 면적 보다 크다.
선행 기술에 따른 장치에서는 커플링에 필요한 용량이 트랜스폰더의 안테나의 도전체와 전자 장치의 안테나 사이에 형성된다. 커플링 용량은 전술한 바와 같이 2개의 안테나의 면적 및 간격으로부터 결정된다.
지지체 상에 트랜스폰더의 안테나의 도전체와 중첩되는 도전층을 제공함으로써, 커플링 용량이 2개의 직렬 접속된 커패시터의 "병렬 접속"에 의해 커진다. 제 1 용량은 도전체와 도전층 사이에 형성된다. 이 경우 커플링 용량은 비교적 큰데, 그 이유는 안테나의 도전체와 도전층 사이의 간격이 매우 작기 때문이다. 상기 간격은 최대로 지지체, 예컨대 종이의 두께이다. 제 2 용량은 도전층과 전자 장치의 안테나에 의해 형성된다. 도전층이 큰 면적을 갖기 때문에, 전자 장치에 대해 큰 커플링이 주어진다. 도전층들이 동일하게 차폐를 하기 때문에, 안테나의 도전체와 전자 장치의 안테나 사이의 커플링이 감소되기는 하지만, 상기 감소는 문제가 되지 않는데, 그 이유는 커플링 용량이 직렬 접속된 제 1 및 제 2 커패시터의 병렬 접속에 의해 현저히 커지기 때문이다.
바람직하게는 도전층이 도전체와 직접 전기 접촉한다. 이것은 병렬 회로의 제 1 커패시터가 그 최대값을 갖는다는 것을 의미한다. 이러한 장치는, 도전층이 트랜스폰더의 안테나의 도전체가 제공된 지지체의 측면에 직접 제공됨으로써 얻어질 수 있다.
본 발명의 한 실시예에서는 도전층이 유전체에 의해 도전체와 이격되어 배치된다. 상기 유전체는 예컨대 지지체 자체일 수 있다. 이것은 도전층과 안테나의 도전체가 지지체의 마주 놓인 넓은 측면에 제공된다는 것을 의미한다.
다른 바람직한 실시예에서, 안테나의 도전체는 반도체 칩과 함께 지지체 내에 매립된다. 이로 인해, 도전체 및 반도체 칩이 기계적 손상으로부터 보호된다.
본 발명의 바람직한 실시예에서, 도전층은 도전체에 대해 대칭으로 배치된다. 도전층은 바람직하게는 지지체 상에 프린트되기 때문에 비교적 높은 옴 저항을 가질 수 있다. 따라서, 제 1 커패시터와 제 2 커패시터 사이에 인입선 저항이 형성된다. 그러나, 도전체에 대해 도전층을 대칭 배치함으로써, 상기 인입선 저항이 작게 유지될 수 있다.
바람직한 실시예에서, 도전체는 반도체 칩에 대해 대칭으로 배치된다. 이것은 전기 쌍극자가 2개의 동일하게 형성된 도전체를 포함한다는 것을 의미한다.
본 발명의 바람직한 실시예에서, 반도체 칩은 평면 지지체의 대칭 축선 외부에 놓인다. 평면 지지체가 가요성을 갖고 휘어질 수 있으면, 이 지지체는 종종 폴딩된다. 실제로는 일반적으로 지지체의 중심 축선에서 폴딩이 일어난다. 반도체 칩이 평면 지지체의 상기 중심 축선에 놓이면, 이것은 상기 폴딩에 의해 손상될 수 있다. 반도체 칩을 지지체의 대칭 축선 또는 중심 축선 외부에 배치하면, 손상 및 그에 따라 전체 장치의 기능 장애가 방지된다.
도 1에는 본 발명에 따른 트랜스폰더(12)의 평면도가 도시된다. 트랜스폰더(12)는 직사각형 지지체(1)를 갖는다. 짧은 측면 에지에 대해 평행하게 안테나가 배치된다. 상기 안테나는 제 1 도전체(5a) 및 제 2 도전체(5b)로 이루어진다. 상기 도전체(5a, 5b)의 각각 하나의 단부는 반도체 칩(4)과 전기적 및 기계적으로 접속된다. 도전체(5a, 5b)는 하나의 쌍극자를 형성한다. 이 실시예에서, 지지체(1)는 직사각형 형상을 갖지만, 지지체(1)의 형상은 상기 구조적 실시예에 국한되지 않는다. 지지체(1)는 원형, 타원형, 정방형 등으로 형성될 수 있다.
도 2a 내지 2c에 나타나는 바와 같이, 지지체(1)는 평면 형상을 갖는다. 도 2a 내지 2c는 도전체(5a, 5b)가 반도체 칩(4)과 함께 평면 지지체(1)에 어떻게 배치될 수 있는지에 대한 여러 가지 가능성을 나타낸다.
도 2a에서는 도전체(5a, 5b)가 반도체 칩(4)과 함께 지지체(1)내에 삽입된다. 지지체(1)는 예컨대, 프라스틱으로 제조될 수 있으며, 그것 내에 안테나가 반도체 칩(4)과 함께 삽입된다.
도 2b에서 지지체(1)는 층층이 배치된 제 1 층(2) 및 제 2 층(3)으로 이루어진다. 도전체(5a, 5b)는 반도체 칩(4)과 함께 제 1 층(2)과 제 2 층(3) 사이에 배치된다. 도전체와 반도체 칩의 장소에서 지지체는 약간의 융기부를 갖는다. 제 1 및 제 2 층(2, 3)의 두께가 도전체(5a, 5b)의 치수 및 반도체 칩(4)에 비해 크면, 상기 융기부가 지지체의 메인 표면에 비해 약간만 돌출한다.
도 2c는 도 1에 공지된 트랜스폰더를 짧은 측면 에지의 횡단면도로 도시한다. 도 2b에서와 같이, 지지체(1)는 제 1 및 제 2 층(2, 3)으로 이루어지고, 상기 층 들 사이에 도전체(5a, 5b)와 반도체 칩(4)으로 이루어진 복합체가 배치된다. 도 2c에 나타나는 바와 같이, 제 1 도전체 및 제 2 도전체(5a, 5b)가 서로 도전 접속되지 않는다. 지지체의 내부를 향한, 도전체(5a, 5b)의 단부는 반도체 칩(4)의 전기 콘택에 접속된다. 본 실시예에서, 외부로 향한 도전체(5a, 5b)의 단부는 지지체(1)의 측면 에지에 까지 이른다.
트랜스폰더(12)와 (도시되지 않은) 전자 장치 사이의 전기적 커플링은 한편으로는 트랜스폰더와 전자 장치 사이의 간격에 의해 그리고 다른 한편으로는 도전체(5a, 5b)로 형성된 안테나의 면적에 의해 결정된다. 상기 안테나의 면적은 통상적으로 제조 방법에 의해 미리 주어지는 도전체의 폭, 및 지지체(1)의 치수에 의해 결정되는 길이로부터 결정된다. 따라서, 트랜스폰더(12)와 전자 장치 사이의 양호한 용량성 커플링은 상기 간격이 특정 값을 초과하지 않을 때만 주어진다.
이러한 단점은 본 발명에 의해 피해질 수 있다. 도 3은 본 발명의 제 1 실시예를 평면도로 도시한다. 트랜스폰더(12)는 평면 지지체(1)를 포함한다. 상기 지지체(1)는 지지체(1)의 짧은 측면 에지에 대해 평행하게 배치된 안테나, 즉 도전체(5a, 5b)로 이루어진 안테나를 포함한다. 용량성 커플링을 높이기 위해, 제 1 메인 측면(9)상에 도전층(6a, 6b)이 제공된다. 도전체(5a, 5b)로 이루어진 안테나의 실시예에 따라 2개의 도전층(6a, 6b)이 제공된다. 상기 도전층은 각각 하나의 도전체(5a, 5b)에 할당된다. 도전층(6a, 6b)은 도전체(5a, 5b)와 중첩되게 배치된다. 도 3에 나타나는 바와 같이, 도전층(6a, 6b)은 도전체(5a, 5b)를 중심으로 대칭으로 배치된다. 도 3에서 도전체(5a, 5b)는 도전층(6a, 6b)에 의해 완전히 중첩되지 않는다. 이것은 도전층(6a, 6b)이 적합한 크기의 면적을 가진다면 필수적인 것은 아니다.
이와는 달리, 도 5는 제 2 실시예를 도시하는데, 여기서는 도전층(6a, 6b)이 도전체(5a, 5b)를 완전히 커버한다.
높은 옴 저항을 가진 층들이 지지체(1)상에 프린트될 수 있다. 상기 층들은 바람직하게는 무색으로 투명하게 제공됨으로써, 지지체(1)의 외관에 영향을 주지 않는다. 평면 지지체는 일반적으로 선행 기술에서도 예컨대 회사 로고 또는 번호 또는 상을 제공하기 위해 프린트되기 때문에, 제조 방법이 변경될 필요가 없다. 높은 옴 저항을 가진 층들의 프린트 공정은 표면의 프린트와 함께 이루어질 수 있다.
도 4a 내지 4d는 본 발명에 따른 평면 지지체의 여러 실시예를 횡단면도로 도시한다. 도 4a에서 평면 지지체(1)는 예컨대 플라스틱으로 제조되고, 그 내부에는 반도체 칩(4) 및 도전체(5a, 5b)가 삽입된다. 도전층(6a, 6b)이 평면 지지체(1)의 제 1 메인 측면(9)상에 제공된다. 상기 도면에서 나타나는 바와 같이, 도전층(6a, 6b)과 도전체(5a, 5b)는 서로 중첩된다. 도전체(5a, 5b)과 도전층은 서로 이격되게 배치된다. 따라서, 평면 지지체(1)는 도전체 및 도전층으로 형성된 커패시터의 2개의 "전극" 사이의 유전체를 형성한다. 그러나, 도전층과 도전체 사이의 간격이 매우 작기 때문에, 높은 커플링 용량이 얻어진다.
도 4b에 나타난 바와 같이, 도전체(5a, 5b)가 제 1 메인 측면(9)에 까지 이르면, 커플링 용량은 더 커질 수 있다. 이 경우에는 도전층(6a, 6b)이 도전체(5a, 5b)와 직접 전기 접촉된다. 이 경우, 상기 커플링은 최대이다. 평면 지지체(1)는 도 4c에 나타나는 바와 같이 제 1 및 제 2 층(2, 3)으로 이루어지고, 상기 층들 사이에 반도체 칩(4) 및 도전체(5a, 5b)로 이루어진 장치가 배치된다. 평면 지지체(1)의 제 1 메인 측면(9)상에는 도전층(6a, 6b)이 배치된다.
도 4d는 본 발명에 따른 장치의 다른 실시예를 트랜스폰더(12)의 짧은 측면의 횡단면도로 도시한다. 평면 지지체(1)는 예컨대 플라스틱으로 이루어지고, 그 제 1 메인 측면(9)상에는 리세스(14)가 형성된다. 상기 리세스(14)내에는 반도체 칩(4)이 삽입된다. 도전체(5a, 5b)는 지지체(1)의 제 1 메인 측면(9)상에 놓인다. 도전층(6a, 6b)은 상기 도전체(5a, 5b)와 집적 접촉한다. 도전층은 도전체(5a, 5b)와 완전히 중첩된다. 기계적 손상으로부터 보호하기 위해, 트랜스폰더(12)는 커버층(11)을 갖는다. 상기 커버층(11)은 도전층, 도전체 및 반도체 칩(4)으로 이루어진 장치 위에 제공된다.
도 6은 반도체 칩(4)이 대칭축(7 또는 8)상에 배치되지 않도록, 반도체 칩, 도전체(5a, 5b) 및 도전층(6a, 6b)으로 이루어진 장치가 평면 지지체(1)상에 배치된다는 점만이 전술한 실시예와는 다른 제 3 실시예를 도시한다. 이 경우에는, 바람직하게는 종이로 이루어진 평면 지지체의 휘어짐 또는 폴딩에 의해 반도체의 손상이 방지될 수 있다.
이하, 트랜스폰더(12) 및 전자 장치(13)로 이루어진 본 발명에 따른 장치의 회로도를 도시한 도 7을 참고로 동작을 상세히 설명한다. 트랜스폰더(12)의 회로도는 커패시터(27)와 저항(20)으로 이루어진 병렬 회로로 구성된다. 트랜스폰더(12)와 전자 장치(13)(본 회로도에는 상세히 도시되지 않음) 사이의 데이터 및 에너지 교환은 용량적으로 이루어진다. 커패시터(21, 22)는 전자 장치(13)의 안테나와, 트랜스폰더(12)의 전기 쌍극자를 형성하는 도전체(5a, 5b) 사이에 배치된다. 커패시터(23, 24)는 전자 장치(13)의 안테나와 프린트된 도전층(6a, 6b)사이에 배치된다. 커패시터(25, 26)는 도전층(6a, 6b)과 트랜스폰더(12)의 도전체(5a, 5b)사이에 배치된다. 커패시터(23, 25)는 커패시터(21)와 병렬 접속된다. 상응하게 커패시터(24) 및 (26)은 커패시터(22)와 병렬 접속된다. 프린트된 도전층(6a, 6b)의 차폐 작용에 의해 커패시터(21, 22)가 감소된다. 상기 감소는 부가의 커패시터(23), (25) 또는 (24), (26)에 의해 과도하게 보상된다. 전자 장치(13)의 안테나와 도전층(6a, 6b) 사이에 배치된 커패시터(23, 24)는 도전층의 큰 면적으로 인해 비교적 크다. 도전층과 도전체 사이의 커패시터(25, 26)도 큰데, 그 이유는 도전층과 각각의 도전체(5a, 5b) 간의 간격이 너무 작기 때문이다. 최대의 경우, 상기 간격은 지지체(1) 두께의 1/2이다.
본 발명에 의해 선행 기술에 비해 현저히 큰 커플링 용량을 가진 트랜스폰더가 간단하고 저렴한 방식으로 제공된다. 따라서, 더 먼 거리에서도 트랜스폰더의 작동이 가능해진다.
Claims (12)
- 전자 장치(13)와의 데이터 및 에너지 교환을 위해 안테나(5a, 5b)에 연결된 하나 이상의 반도체 칩(4)을 포함하고, 상기 안테나는 2개의 도전체(5a, 5b)로 구성된, 평면 지지체(1)에 있어서,상기 안테나의 도전체(5a, 5b)와 중첩되는 도전층(6a, 6b)이 지지체(1)상에 제공되는 것을 특징으로 하는 지지체.
- 제 1항에 있어서,상기 2개의 도전체(5a, 5b) 각각이 관련 도전층(6a, 6b)과 중첩되는 것을 특징으로 하는 지지체.
- 제 2항에 있어서,각각의 도전층(6a, 6b)이 각각의 도전체를 완전히 커버하는 것을 특징으로 하는 지지체.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 도전층(6a, 6b)이 유전체에 의해 도전체(5a, 5b)에 대해 이격되어 배치되는 것을 특징으로 하는 지지체.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 도전체(5a, 5b)가 반도체 칩(4)과 함께 지지체(1)내에 매립되는 것을 특징으로 하는 지지체.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 도전체(5a, 5b)가 지지체(1)의 제 1 메인 측면(9)상에 제공되는 것을 특징으로 하는 지지체.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 도전층(6a, 6b)이 도전체(5a, 5b)와 직접 전기 접촉하는 것을 특징으로 하는 지지체.
- 제 7항에 있어서,상기 도전층(6a, 6b)이 도전체(5a, 5b)에 대해 대칭으로 배치되는 것을 특징으로 하는 지지체.
- 제 8항에 있어서,상기 도전체(5a, 5b)가 반도체 칩에 대해 대칭으로 배치되는 것을 특징으로 하는 지지체.
- 제 9항에 있어서,상기 반도체 칩(4)이 지지체(1)의 대칭 축선 외부에 놓이는 것을 특징으로 하는 지지체.
- 제 8항에 있어서,상기 지지체(1)가 종이로 이루어지는 것을 특징으로 하는 지지체.
- 제 8항에 있어서,각각의 도전층(6a, 6b)의 면적이 각각의 도전체(5a, 5b)의 면적 보다 큰 것을 특징으로 하는 지지체.
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