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KR100456526B1 - 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 - Google Patents

식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 Download PDF

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KR100456526B1
KR100456526B1 KR10-2001-0028008A KR20010028008A KR100456526B1 KR 100456526 B1 KR100456526 B1 KR 100456526B1 KR 20010028008 A KR20010028008 A KR 20010028008A KR 100456526 B1 KR100456526 B1 KR 100456526B1
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etch stop
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stop layer
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이내인
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김상수
이화성
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삼성전자주식회사
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Abstract

식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그 위에 제작된 에스오아이 집적회로 및 그것을 사용하여 에스오아이 집적회로를 제조하는 방법을 제공한다. 이 에스오아이 기판은 지지기판 및 지지기판 상에 차례로 적층된 식각저지막, 매몰산화막 및 반도체층을 구비한다. 식각저지막은 매몰산화막에 대하여 식각선택비를 갖는다. 반도체층의 소정영역에는 소자분리막이 형성되어 활성영역을 한정한다. 소자분리막 및 매몰산화막을 건식식각 공정으로 패터닝하고 식각저지막을 습식식각 공정으로 제거하여 지지기판을 노출시키는 제1 및 제2 홀들을 형성한다. 이에 따라, 제1 및 제2 홀들에 의해 노출된 지지기판의 표면에 식각손상이 가해지는 것을 방지할 수 있다. 노출된 지지기판 상에 선택적으로 반도체 에피층을 성장시키어 제1 및 제2 홀들 내에 각각 제1 반도체 에피층 및 제2 반도체 에피층을 형성한다. 이러한 제1 및 제2 반도체 에피층들은 결정결함을 갖지 않는 단결정 구조를 갖는다. 따라서, 제1 및 제2 반도체 에피층들의 표면들에 각각 제1 도전형의 불순물 영역 및 제2 도전형의 불순물 영역을 형성하면, 우수한 누설전류 특성을 갖는 고성능 PN 다이오우드를 형성할 수 있다. 이러한 고성능 PN 다이오우드를 정전하 방전 다이오우드로 사용하는 경우에, 에스오아이 집적회로의 정전하 방전 특성을 개선시킬 수 있다.

Description

식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그 위에 제작된 에스오아이 집적회로 및 그것을 사용하여 에스오아이 집적회로를 제조하는 방법{Silicon-on-insulator substrate having an etch stop layer, fabrication method thereof, silicon-on-insulator integrated circuit fabricated thereon, and method of fabricating silicon-on-insulator integrated circuit using the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 정전하 방전회로를 갖는 에스오아이(SOI; silicon-on-insulator) 집적회로 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자는 외부로부터 순간적으로 가해지는 수천 볼트의 높은 전압에 견딜 수 있도록 보호회로(protection circuit), 즉 정전하 방전회로(ESD circuit; electro-static discharge circuit)를 구비한다. 정전하 방전회로는 각 패드에 반도체소자의 동작전압 범위를 벗어나는 전압이 인가되는 경우에 각 패드에 주입되는 정전하를 전원패드(power pad; Vcc pad) 또는 접지패드(ground pad)를 통하여 바이패스(by-pass)시킴으로써 내부회로를 보호하는 기능을 갖는다.
한편, 반도체소자를 제조하기 위한 기판으로 실리콘 기판을 널리 사용하고 있다. 그러나 이러한 실리콘기판을 사용할 경우에, 다음과 같은 몇가지의 문제점이 있다.
첫째, 트랜지스터의 소오스/드레인 영역을 얕게 형성하기가 어렵다. 이에 따라, 반도체소자의 고집적화를 실현시키기가 어려울뿐만 아니라, 반도체기판과 소오스/드레인 영역 사이의 기생 커패시턴스를 감소시키기가 어렵다. 결과적으로, 반도체소자의 동작속도를 개선시키기가 어렵다. 둘째, 실리콘기판에 반도체 기억소자를 형성하는 경우에, 셀이 형성되는 웰에 기인하여 소프트 에러율(SER; soft error rate)을 감소시키기가 어렵다. 셋째, CMOS 회로를 갖는 반도체소자를 제작하는 경우에, 래치업(latch-up) 현상을 억제시키기가 어렵다.
상술한 바와 같이, 실리콘기판에 반도체소자를 형성하는 경우에, 여러가지의문제점이 발생한다. 따라서, 최근에 SOI 기판에 반도체 집적회로를 제조하는 기술이 널리 사용되고 있다. 그러나, SOI 기판에 반도체소자를 제조하는 경우에 정전하 방전회로를 형성하는 데 제약이 따른다.
도 1은 정전하 방전회로를 갖는 전형적인 SOI 집적회로의 등가회로도이다.
도 1을 참조하면, 입력패드(50)는 정전하 방전회로(1)를 통하여 내부회로(internal circuit; 100)와 접속된다. 상기 정전하 방전회로(1)는 다이오드(D)로 구성된다. 상기 정전하 방전회로(1)는 다이오드(D) 이외에 모스 트랜지스터로 구성될 수도 있다. 상기 다이오드(D)의 n형 영역 및 p형 영역은 각각 상기 입력패드(50) 및 접지 단자(ground terminal)와 접속된다. 또한, 상기 입력패드(50)는 상기 내부회로(100)의 입력단자(input terminal)와 접속된다. 상기 내부회로(100)의 입력단자는 CMOS 회로를 구성하는 모스 트랜지스터들의 게이트 전극에 해당한다. 여기서, 상기 내부회로로 PMOS 트랜지스터(Tp) 및 NMOS 트랜지스터(Tn)로 구성된 인버터(inverter)를 예로 들었으나, 상기 내부회로는 낸드 게이트, 노어 게이트 또는 이들의 조합으로 구성된 회로일 수도 있다.
상기 다이오드(D)의 역바이어스 파괴전압(reverse bias breakdown voltage)은 내부회로(100)의 동작전압(operating voltage), 즉 전원전압(power voltage; Vcc)보다 높아야 한다. 또한, 상기 다이오드(D)의 역바이어스 파괴전압(reverse bias breakdown voltage)은 상기 내부회로(100)를 구성하는 PMOS 트랜지스터(Tp) 및 NMOS 트랜지스터의 게이트 산화막 파괴전압보다 낮아야 한다.
상기 입력패드(50)에 상기 다이오드(D)의 역바이어스 파괴전압보다 높은 전압이 인가되면, 상기 다이오드(D)를 통하여 큰 전류가 접지단자로 바이패스된다. 이에 따라, 상기 입력패드(50)에 수천 볼트의 높은 전압이 인가될지라도 상기 내부회로의 입력단자에는 항상 전원전압보다 높고 게이트 산화막의 파괴전압보다 낮은 전압이 인가된다. 이에 따라, 상기 내부회로(100)는 정전하 방전회로(1)에 의해 보호된다.
도 2 내지 도 4는 도 1에 보여진 에스오아이 집적회로를 구현하기 위한 종래의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 에스오아이 기판을 준비한다. 상기 에스오아이 기판은 지지기판(supporting substrate; 11), 상기 지지기판(11) 상에 적층된 매몰산화막(buried oxide layer; 13) 및 상기 매몰 산화막(13) 상에 적층된 반도체층(15)으로 구성된다. 상기 반도체층(15)의 소정영역에 선택적으로 소자분리막(15a)을 형성한다. 상기 소자분리막(15a)은 상기 매몰산화막(13)과 접촉되도록 형성한다. 이에 따라, 상기 소자분리막(15a) 및 상기 매몰산화막(13)에 의해 둘러싸여진 활성영역들(15b)이 한정된다. 상기 소자분리막(15a)이 형성된 결과물 상에 포토레지스트 패턴(17)을 형성한다. 상기 포토레지스트 패턴(17)은 정전하 방전회로 영역(1)의 소정영역을 노출시키는 제1 개구부(17a) 및 제2 개구부(17b)를 갖는다.
도 3을 참조하면, 상기 포토레지스트 패턴(17)을 식각 마스크로 사용하여 상기 소자분리막(15a) 및 매몰산화막(13)을 연속적으로 건식식각하여 상기 지지기판(11)의 소정영역을 노출시키는 홀들을 형성한다. 이때, 상기 노출된 지지기판(11)은 상기 건식식각에 기인하여 손상된 표면(21)을 갖는다. 상기 손상된 표면(21) 상에 선택적으로 반도체 에피층들을 형성한다. 이에 따라, 상기 반도체 에피층들, 즉 제1 및 제2 반도체 에피층들(19a, 19b)은 결정결함을 갖는다. 이는, 에피층의 성질(property)이 그 하부막의 성질에 직접적으로 영향을 받기 때문이다.
도 4를 참조하면, 상기 내부회로 영역(100) 내의 활성영역(15b)에 통상의 방법을 사용하여 NMOS 트랜지스터(도 1의 Tn) 및 PMOS 트랜지스터(도 1의 Tp)를 형성한다. 상기 NMOS 트랜지스터는 상기 활성영역(15b)의 소정영역 상에 차례로 적층된 게이트 산화막(21) 및 제1 게이트 전극(23n)과 아울러서 상기 제1 게이트 전극(23n)의 양 옆의 활성영역에 각각 형성된 제1 소오스 영역(27s) 및 제1 드레인 영역(27d)을 포함한다. 이와 마찬가지로, 상기 PMOS 트랜지스터는 상기 NMOS 트랜지스터와 인접한 활성영역의 소정영역 상에 차례로 적층된 게이트 산화막(21) 및 제2 게이트 전극(23p)과 아울러서 상기 제2 게이트 전극(23p)의 양 옆의 활성영역에 각각 형성된 제2 소오스 영역(29s) 및 제2 드레인 영역(29d)을 포함한다.
이에 더하여, 상기 제1 및 제2 게이트 전극들(23n, 23p)의 측벽들에는 스페이서(25)가 형성된다. 또한, 상기 제1 및 제2 게이트 전극들(23n, 23p) 및 제1 및 제2 소오스/드레인 영역들(27s, 27d, 29s, 29d) 상에는 샐리사이드(salicide; self-aligned silicide) 공정에 의해 금속 실리사이드막(31)이 형성될 수 있다.
한편, 상기 제1 및 제2 반도체 에피층(19a, 19b) 내에는 각각 n형의 불순물층(27p) 및 p형의 불순물층(29p)이 형성된다. 상기 n형의 불순물층(27p)은 상기 제1 소오스/드레인 영역(27s, 27d)과 동시에 형성될 수 있고, 상기 p형의불순물층(27p)은 상기 제2 소오스/드레인 영역(29s, 29d)과 동시에 형성될 수 있다. 또한, 상기 n형의 불순물층(27p) 및 p형의 불순물층(29p)의 표면들에도 상기 금속 실리사이드막(31)이 형성될 수 있다. 상기 n형의 불순물층(27p) 및 p형의 불순물층(29p)은 각각 도 1에 도시된 다이오드(D)의 n형 영역 및 p형 영역에 해당한다. 결과적으로, 상기 다이오드(D)의 접합면은 상기 반도체 에피층들(19a, 19b) 내에 존재하므로, 상기 다이오드(D)는 매우 열등한(inferior) 누설전류 특성을 보인다.
상술한 바와 같이 종래의 기술에 따르면, 정전하 방전회로로 사용되는 다이오드의 누설전류 특성이 현저히 저하된다. 이에 따라, 에스오아이 집적회로의 정전하 방전 특성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 매몰산화막 및 지지기판 사이에 개재된 식각저지막을 갖는 에스오아이 기판을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 매몰산화막 및 지지기판 사이에 개재된 식각저지막을 갖는 에스오아이 기판에 결정결함을 갖지 않는 정전하 방전 다이오우드를 형성함으로써 향상된 정전하 방전 특성을 갖는 에스오아이 집적회로를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 매몰산화막 및 지지기판 사이에 개재된 식각저지막을 갖는 에스오아이 기판을 제조하는 방법을 제공하는 데 있다.
더 나아가, 본 발명이 이루고자 하는 또 다른 기술적 과제는 매몰산화막 및 지지기판 사이에 개재된 식각저지막을 갖는 에스오아이 기판을 사용하여 정전하 방전 특성을 개선시킬 수 있는 에스오아이 집적회로 제조방법을 제공하는 데 있다.
도 1은 정전하 방전회로를 갖는 전형적인 에스오아이 집적회로의 부분 등가회로도이다.
도 2 내지 도 4는 종래기술에 따른 에스오아이 집적회로의 제조방법을 설명하기 위한 단면도들이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 에스오아이 집적회로의 제조방법 및 그에 의해 제조된 에스오아이 집적회로를 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 에스오아이 집적회로의 제조방법 및 그에 의해 제조된 에스오아이 집적회로를 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 에스오아이 기판을 제공한다. 이 에스오아이 기판은 지지기판의 앞면 상에 차례로 적층된 식각저지막, 매몰산화막 및 반도체층을 포함한다.
상기 지지기판은 단결정 반도체기판, 예를 들면 단결정 실리콘 기판인 것이 바람직하다. 또한, 상기 식각저지막은 상기 매몰산화막에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막인 것이 바람직하다. 상기 지지기판 및 상기 식각저지막 사이에 완충산화막을 더 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 에스오아이 집적회로를 제공한다. 이 에스오아이 집적회로는 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막 및 상기 매몰산화막 상에 적층된 반도체층을 갖는 에스오아이 기판과, 상기 반도체층의 소정영역에 형성되어 제1 및 제2 활성영역을 한정하는 소자분리막을 포함한다. 상기 지지기판은 소자분리막, 상기 매몰산화막 및 상기 식각저지막을 관통하는 제1 및 제2 반도체 에피층들과 접촉된다. 상기 제1 및 제2 반도체 에피층들의 표면들에 각각 제1 도전형의 픽업영역(pick-up region) 및 제2 도전형의 픽업영역(pick-up region)이 배치된다. 상기 제1 및 제2 도전형은 각각 p형 및 n형에 해당하고, 그 반대일 수도 있다(and vice versa). 상기 제1 및 제2 활성영역에는 각각 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된다. 여기서, 상기 제1 도전형의 픽업영역, 제2 도전형의 픽업영역 및 지지기판은 정전하 방전회로의 다이오우드를 구성한다.
상기 제1 및 제2 도전형의 픽업영역들, 상기 소자분리막, 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터는 층간절연막에 의해 덮여진다. 상기 층간절연막 상에는 제1 배선, 제2 배선 및 입력패드가 배치된다. 상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에, 상기 제1 배선은 상기 제1 도전형의 픽업영역과 전기적으로 접속되고, 상기 제2 배선은 상기 제2 도전형의 픽업영역 및 상기 입력패드와 전기적으로 접속된다. 이에 더하여, 상기 제2 배선은 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터로 구성된 CMOS 내부회로(internal circuit)의 입력단자(input terminal)와 접속된다.
또한, 상기 제1 도전형의 지지기판 및 상기 식각저지막 사이에 완충산화막을 더 포함할 수도 있다. 이 경우에, 상기 제1 및 제2 반도체 에피층들은 상기 완충산화막을 관통한다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명은 에스오아이 기판의 제조방법을 제공한다. 이 방법은 반도체기판의 앞면 상에 제1 및 제2 반도체층 및 매몰산화막을 차례로 형성하는 것과, 지지기판의 앞면 상에 식각저지막을 형성하는 것을 포함한다. 상기 지지기판은 단결정 반도체기판, 예컨대 단결정 실리콘기판인 것이 바람직하다. 상기 식각저지막 및 상기 매몰산화막을 서로 접촉시키어 상기 반도체기판 및 상기 지지기판을 본딩시킨다. 상기 반도체기판 및 상기 제1 반도체층을 선택적으로 제거하여 상기 제2 반도체층을 노출시킨다.
상기 제1 반도체층은 다공질의(porous) 반도체 에피층으로 형성하는 것이 바람직하다. 다른 방법으로, 상기 제1 반도체층은 기포층(bubble layer)으로 형성하는 것이 바람직하다. 또한, 상기 식각저지막은 실리콘산화막에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명은 에스오아이 집적회로 제조방법을 제공한다. 본 발명의 일 양태(one aspect)에 따르면, 이 방법은 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막 및 상기 매몰산화막 상에 적층된 반도체층을 갖는 에스오아이 기판을 준비하는 것을 포함한다. 상기 반도체층의 소정영역에 소자분리막을 형성하여 적어도 제1 및 제2 활성영역들을 한정한다. 상기 소자분리막 및 상기 매몰산화막을 연속적으로 건식식각하여 상기 식각저지막을 노출시키는 제1 예비홀 및 제2 예비홀을 형성한다. 상기 제1 및 제2 예비홀들에 의해 노출된 상기 식각저지막을 습식식각하여 상기 지지기판을 노출시키는 제1 및 제2 홀을 형성한다. 이에 따라, 상기 노출된 지지기판의 표면에 가해지는 식각손상을 최소화시킬 수 있다. 상기 제1 및 제2 홀 내에 각각 제1 및 제2 반도체 에피층을 성장시킨다. 이때, 상기 제1 및 제2 반도체 에피층의 성장속도 및 성질은 상기 노출된 지지기판의 표면 상태에 직접적으로 영향을 받는다. 결과적으로, 상기 지지기판이 단결정 반도체기판이고 그 표면에 식각손상을 갖지 않는 경우에, 상기 제1 및 제2 반도체 에피층들 역시 결정결함(crystalline defects)을 갖지 않을 뿐만 아니라 단결정 구조를 갖는다.
상기 제1 및 제2 반도체 에피층들의 표면에 각각 제1 도전형의 픽업영역(pick-up region) 및 제2 도전형의 픽업영역을 형성한다. 또한, 상기 제1 활성영역 및 제2 활성영역에 각각 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성한다. 상기 제1 및 제2 도전형이 각각 p형 및 n형인 경우에, 상기 제1 도전형의 픽업영역은 상기 PMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성되고, 상기 제2 도전형의 픽업영역은 상기 NMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성된다.
본 발명의 다른 양태(another aspect)에 따른 에스오아이 집적회로 제조방법은 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막, 상기 매몰산화막에 적층된 반도체층을 갖는 에스오아이 기판을 준비하는 것과, 상기 반도체층의 소정영역에 소자분리막을 형성하여 제1 및 제2 활성영역을 한정하는 것을 포함한다. 이어서, 상기 소자분리막 및 상기 매몰산화막을 연속적으로 건식식각하여 상기 식각저지막을 노출시키는 제1 및 제2 예비홀을 형성한다. 상기 제1 예비홀에 의해 노출된 상기 식각저지막 아래의 지지기판에 제1 도전형의 픽업영역을 형성하고, 상기 제2 예비홀에 의해 노출된 상기 식각저지막 아래의 지지기판에 제2 도전형의 픽업영역을 형성한다. 또한, 상기 제1 활성영역 및 제2 활성영역에 각각 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성한다.
상기 제1 도전형의 픽업영역은 상기 제1 예비홀에 의해 노출된 식각저지막을 스크린 물질막(screen material layer)으로 사용하여 상기 지지기판에 제1 도전형의 불순물 이온을 주입하여 형성한다. 이와 마찬가지로, 상기 제2 도전형의 픽업영역은 상기 제2 예비홀에 의해 노출된 식각저지막을 스크린 물질막(screen material layer)으로 사용하여 상기 지지기판에 제2 도전형의 불순물 이온을 주입하여 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 13은 본 발명의 제1 실시예에 따른 에스오아이 기판의 제조방법 및 에스오아이 접적회로의 제조방법을 설명하기 위한 단면도들이다. 도면들에 있어서, 참조번호 "1" 및 "100"으로 표시된 부분은 각각 정전하 방전회로 영역 및 내부회로 영역을 나타낸다.
도 5를 참조하면, 단결정 실리콘기판과 같은 반도체기판(101)의 앞면 상에 차례로 적층된 제1 반도체층(102), 제2 반도체층(103) 및 매몰산화막(105)을 형성한다. 여기서, 상기 제2 반도체층(103)은 상기 반도체기판(101)의 벌크영역에 수소이온을 주입하여 상기 반도체기판(101)의 소정의 깊이에 기포층(bubble layer)으로 이루어진 제1 반도체층(102)을 형성함으로써 한정된다. 이러한 제1 및 제2 반도체층(102, 103)들을 형성하는 방법은 "Process for the production of thin semiconductor material films"라는 제목으로 Michel Bruel에 의해 미국특허 제5,374,564호에 자세히 개시되어 있다.
다른 방법으로, 상기 제1 반도체층(102)은 다공질(porous)의 반도체층으로 형성할 수도 있다. 상기 다공질의 반도체층은 상기 반도체기판(101)을 양극처리(anodizing)함으로써 형성한다. 또한, 상기 제2 반도체층(103)은 상기 다공질의 반도체층 상에 에피택시얼 방법을 사용하여 형성한다. 이때, 상기 제2 반도체층(103)은 상기 다공질의 반도체층에 비하여 높은 밀도를 갖는다. 상기 다공질의 반도체층 및 상기 밀한(dense) 반도체 에피층을 형성하는 방법은 "Fabrication process and fabrication apparatus of SOI substrate"라는 제목으로 Tadashi Atoji에 의해 미국특허 제5,876,497호에 자세히 개시되어 있다.
상기 매몰산화막(105)은 열산화막 또는 CVD 산화막으로 형성한다. 상기 매몰산화막(105)은 1000Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 6을 참조하면, 제1 도전형의 지지기판(151)의 앞면 상에 식각저지막(155)을 형성한다. 여기서, 상기 제1 도전형은 p형에 해당한다. 그러나, 상기 제1 도전형은 n형일 수도 있다. 상기 식각저지막(155)은 실리콘 산화막에 대하여 식각선택비를 갖는 절연체막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 식각저지막(155)을 형성하기 전에 상기 제1 도전형의 지지기판(151) 상에 완충산화막(153)을 형성할 수도 있다. 상기 완충산화막(153)은 상기 지지기판(151) 및 상기 식각저지막(155) 사이의 열팽창계수(thermal expansion coeficient) 차이에 기인하는 스트레스를 완화시키는 역할을 한다. 상기 식각저지막(155) 및 완충산화막(153)은 상기 매몰산화막(105)에 비하여 상대적으로 얇은 두께로 형성하는 것이 바람직하다. 예를 들면, 상기 식각저지막(155)은 100Å 내지 300Å의 얇은 두께로 형성하는 것이 바람직하고, 상기 완충산화막(153)은 50Å 내지 200Å의 얇은 두께로 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 매몰산화막(105)의 상부면을 상기 식각저지막(155)의 상부면과 접촉시키어 상기 반도체기판(101) 및 상기 지지기판(151)을 서로 본딩시킨다.
도 8을 참조하면, 상기 반도체기판(101) 및 상기 제1 반도체층(102)을 선택적으로 제거하여 상기 제2 반도체층(103)을 노출시킨다. 상기 반도체기판(101) 및 상기 제1 반도체층(102)을 선택적으로 제거하는 방법은 미국특허 제5,876,497호에 자세히 기재되어 있으므로 이에 대한 설명은 생략한다.
여기서, 상기 지지기판(151), 상기 완충산화막(153), 상기 식각저지막(155), 상기 매몰산화막(105) 및 상기 제2 반도체층(103)은 본 발명에 따른 에스오아이 기판을 구성한다.
도 9를 참조하면, 상기 제2 반도체층(103)의 소정영역에 소자분리막(103a)을 형성하여 상기 내부회로 영역(100) 내에 복수개의 활성영역들(103b), 예컨대 제1 및 제2 활성영역들을 한정한다. 상기 소자분리막(103a)은 상기 매몰산화막(105)의상부면과 접촉한다. 따라서, 상기 제1 및 제2 활성영역들(103b)의 측벽 및 하부면은 상기 소자분리막(103a) 및 매몰산화막(105)에 의해 완전히 둘러싸여진다. 이어서, 상기 소자분리막(103a)을 갖는 반도체기판 상에 제1 및 제2 개구부들(157a, 157b)을 갖는 포토레지스트 패턴(157)을 형성한다. 상기 제1 및 제2 개구부들(157a, 157b)은 상기 정전하 방전회로 영역(1) 내의 소자분리막(103a)의 소정영역들을 노출시킨다.
도 10을 참조하면, 상기 포토레지스트 패턴(157)을 식각마스크로 사용하여 상기 소자분리막(103a) 및 상기 매몰산화막(105)을 식각하여 상기 식각저지막(155)의 소정영역들을 노출시킨다. 이때, 상기 소자분리막(103a) 및 상기 매몰산화막(105)은 건식식각 공정을 사용하여 이방성 식각하는 것이 바람직하다. 계속해서, 상기 노출된 식각저지막(155) 및 그 아래의 완충산화막(153)을 습식식각하여 상기 지지기판(151)의 소정영역들을 노출시키는 제1 및 제2 홀들(159a, 159b)을 형성한다. 이에 따라, 상기 제1 및 제2 홀들(159a, 159b)에 의해 노출된 지지기판(151)의 표면에 식각손상이 가해지는 것을 방지할 수 있다. 결과적으로, 상기 노출된 지지기판(151)의 표면은 여전히 단결정 구조를 갖는다. 이어서, 상기 포토레지스트 패턴(157)을 제거한다.
도 11을 참조하면, 통상의 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 사용하여 상기 제1 및 제2 홀들(159a, 159b) 내에 각각 제1 반도체 에피층(161a) 및 제2 반도체 에피층(161b)을 성장시킨다. 여기서, 상기 지지기판(151)이 단결정 실리콘기판인 경우에 상기 제1 및 제2 반도체에피층(161a, 161b)은 단결정 구조를 갖는 실리콘 에피층에 해당한다. 특히, 상기 노출된 지지기판(151)의 표면에 결정결함이 존재하지 않는 경우에, 상기 제1 및 제2 반도체 에피층들(161a, 161b) 역시 결정결함을 갖지 않는 단결정 구조를 갖는다. 상기 제1 및 제2 반도체 에피층들(161a, 161b)을 갖는 반도체기판을 열산화시키어 상기 제1 및 제2 활성영역들(103b)의 표면 상에 게이트 절연막(163)을 형성한다. 이때, 상기 제1 및 제2 반도체 에피층들(161a, 161b)의 표면 상에도 게이트 절연막(163)이 형성된다. 상기 게이트 절연막(163)을 포함하는 반도체기판 전면에 도전막(165)을 형성한다. 상기 도전막(165)은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다.
도 12를 참조하면, 상기 도전막(165)을 패터닝하여 상기 제1 활성영역(103b)의 상부를 가로지르는 제1 게이트 전극(165p) 및 상기 제2 활성영역(103b)의 상부를 가로지르는 제2 게이트 전극(165n)을 형성한다. 이어서, 통상의 방법을 사용하여 상기 제1 및 제2 게이트 전극(165p, 165n)의 측벽에 절연막 스페이서(167)를 형성한다. 또한, 상기 제2 게이트 전극(165n) 및 그 측벽 상의 스페이서(167)를 이온주입 마스크로 사용하여 상기 제2 활성영역(103b) 및 상기 제2 반도체 에피층(161b)에 선택적으로 제2 도전형의 불순물을 주입한다. 그 결과, 상기 제2 활성영역(103b)에 제2 도전형의 소오스/드레인 영역들(169s, 169d)이 형성됨과 동시에 상기 제2 반도체 에피층(161b)의 표면에 제2 도전형의 픽업영역(169p)이 형성된다. 이와 마찬가지로, 상기 제1 게이트 전극(165p) 및 그 측벽 상의 스페이서(167)를 이온주입 마스크로 사용하여 상기 제1 활성영역(103b) 및 상기제1 반도체 에피층(161a)에 선택적으로 제1 도전형의 불순물을 주입한다. 그 결과, 상기 제1 활성영역(103b)에 제1 도전형의 소오스/드레인 영역들(171s, 171d)이 형성됨과 동시에 상기 제1 반도체 에피층(161a)의 표면에 제1 도전형의 픽업영역(171p)이 형성된다.
상기 제1 도전형이 p형인 경우에 상기 제2 도전형은 n형에 해당한다. 이와는 반대로, 상기 제1 도전형이 n형인 경우에 상기 제2 도전형은 p형에 해당한다. 결과적으로, 상기 제1 및 제2 도전형이 각각 p형 및 n형인 경우에, 상기 제1 및 제2 활성영역에 각각 PMOS 트랜지스터(도 1의 Tp) 및 NMOS 트랜지스터(도 1의 Tn)가 형성되고, 상기 제1 및 제2 반도체 에피층(161a, 161b)에 각각 p형 픽업영역 및 n형 픽업영역이 형성된다. 이에 따라, 상기 정전하 방전회로 영역(1) 내에 PN 다이오우드(도 1의 D)가 형성된다. 상기 다이오우드는 결정결함을 갖지 않는 제1 및 제2 반도체 에피층(161a, 161b) 내에 형성되므로 종래기술과는 달리 우수한 누설전류 특성을 갖는다.
도 13을 참조하면, 상기 다이오우드, 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 결과물 전면에 층간절연막(175)을 형성한다. 상기 층간절연막(175)을 형성하기 전에, 통상의 샐리사이드(salicide; self-aigned silicide) 공정을 사용하여 상기 제1 도전형의 픽업영역(171p), 상기 제2 도전형의 픽업영역(169p), 상기 제1 게이트 전극(165p), 상기 제2 게이트 전극(165n), 상기 제1 도전형의 소오스/드레인 영역(171s, 171d) 및 상기 제2 도전형의 소오스/드레인 영역(169s, 169d) 상에 금속 실리사이드막(173)을 형성할 수도 있다.
상기 층간절연막(175)를 패터닝하여 상기 금속 실리사이드막(173)을 노출시키는 콘택홀들을 형성한다. 이어서, 상기 콘택홀들을 덮는 제1 내지 제4 배선들(177g, 177a, 177b, 177p)을 형성한다. 상기 제1 배선(177g)은 상기 제1 도전형의 픽업영역(171p) 및 상기 NMOS 트랜지스터의 소오스 영역(169s)과 전기적으로 접속되고, 상기 제2 배선(177a)은 상기 제2 도전형의 픽업영역(169p), 상기 제1 게이트 전극(165p) 및 상기 제2 게이트 전극(165n)과 전기적으로 접속된다. 또한, 상기 제3 배선(177b)은 상기 NMOS 트랜지스터의 드레인 영역(169d) 및 상기 PMOS 트랜지스터의 드레인 영역(171d)과 전기적으로 접속되고, 상기 제4 배선(177p)은 상기 PMOS 트랜지스터의 소오스 영역(171s)과 전기적으로 접속된다.
상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에, 상기 제1 배선(177g)은 접지선(groun line; 도시하지 않음)과 접속되고, 상기 제2 배선(177a)은 입력패드(도 1의 50)와 접속된다. 이에 더하여, 상기 제4 배선(177p)은 전원선(power line; 도시하지 않음)과 접속된다.
결과적으로, 상기 정전하 방전회로 영역(1)에 형성된 다이오우드는 결정결함을 갖지 않으므로 우수한 접합 누설전류 특성을 보인다. 이에 따라, 상기 입력패드에 수천 볼트의 고전압에 해당하는 정전하들이 순간적으로 인가될지라도 상기 정전하들은 상기 다이오우드의 역 바이어스 전류를 통하여 접지선으로 바이패스된다. 따라서, 상기 내부회로 영역(100) 내의 CMOS 회로가 보호된다.
도 14 내지 도 16은 본 발명의 제2 실시예에 따른 에스오아이 접적회로의 제조방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 본 발명의 제1 실시예와 동일한 방법을 사용하여 식각저지막(155)을 갖는 에스오아이 기판을 형성한다. 또한, 상기 에스오아이 기판의 반도체층(103)의 소정영역에 본 발명의 제1 실시예와 동일한 방법을 사용하여 소자분리막(103a)을 형성한다. 이에 따라, 내부회로 영역(100) 내에 제1 및 제2 활성영역들(103b)이 한정된다. 상기 소자분리막(103a) 및 상기 매몰산화막(105)을 연속적으로 이방성 식각하여 상기 정전하 방전회로 영역(1) 내의 식각저지막(155)의 소정영역들을 노출시키는 제1 및 제2 예비홀들(preliminary holes; 159c, 159d)을 형성한다.
도 15를 참조하면, 상기 제1 예비홀(159c) 하부의 지지기판(151)에 제1 도전형의 불순물 이온들을 주입하여 제1 도전형의 픽업영역(203)을 형성한다. 또한, 상기 제2 예비홀(159d) 하부의 지지기판(151)에 제2 도전형의 불순물 이온들을 주입하여 제2 도전형의 픽업영역(201)을 형성한다. 여기서, 상기 제1 도전형 및 제2 도전형은 각각 p형 및 n형에 해당한다. 이와 반대로, 상기 제1 도전형 및 제2 도전형은 각각 n형 및 p형에 해당할 수도 있다. 이에 따라, 상기 정전하 방전회로 영역(1) 내의 지지기판(151)에 PN 다이오우드(도 1의 D)가 형성된다. 상기 제1 및 제2 예비홀들(159c, 159d)을 건식식각 공정을 사용하여 형성할지라도 상기 지지기판(151)의 표면에 식각 손상이 가해지지 않는다. 이는, 상기 지지기판(151) 상에 상기 식각저지막(155) 및 완충산화막(153)이 존재하기 때문이다. 결과적으로, 상기 다이오우드는 결정결함이 없는 접합(junction)을 갖는다.
도 16을 참조하면, 본 발명의 제1 실시예와 동일한 방법을 사용하여 상기제1 및 제2 활성영역들(103b)에 각각 PMOS 트랜지스터 및 NMOS 트랜지스터를 형성한다. 이에 더하여, 상기 NMOS 트랜지스터의 게이트 전극(165n) 및 소오스/드레인 영역(169s, 169d)과 상기 PMOS 트랜지스터의 게이트 전극(165p) 및 소오스/드레인 영역(171s, 171d) 상에 선택적으로 금속 실리사이드막(173)을 형성할 수도 있다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 반도체기판 전면에 층간절연막(175)을 형성한다.
계속해서, 본 발명의 제1 실시예와 동일한 방법을 사용하여 상기 층간절연막(175) 상에 제1 내지 제4 배선들(177g, 177a, 177b, 177p)을 형성한다. 여기서, 상기 제1 배선(177g)은 상기 제1 도전형의 픽업영역(203) 및 상기 NMOS 트랜지스터의 소오스 영역(169s)과 전기적으로 접속되고, 상기 제2 배선(177a)은 상기 제2 도전형의 픽업영역(201), 제1 게이트 전극(165p) 및 제2 게이트 전극(165n)과 전기적으로 접속된다.
다음에, 도 8을 다시 참조하여 본 발명에 따른 에스오아이 기판을 설명하기로 한다.
도 8을 참조하면, 제1 도전형의 지지기판(151) 상에 식각저지막(155)이 적층된다. 상기 식각저지막(155)의 상부면은 매몰산화막(105)에 의해 덮여지고, 상기 매몰산화막(105)의 상부면은 반도체층(103)에 의해 덮여진다. 상기 식각저지막(155) 및 상기 지지기판(151) 사이에는 완충산화막(153)이 개재될 수도 있다. 상기 식각저지막(155)은 상기 매몰산화막(105)에 대하여 식각선택비를 갖는 절연체막인 것이 바람직하다. 예를 들면, 상기 식각저지막(155)은 실리콘질화막인것이 바람직하다. 상기 완충산화막(153)은 상기 식각저지막(155)에 기인하는 스트레스가 상기 지지기판(151)에 가해지는 것을 방지한다. 상기 지지기판(151)은 단결정 실리콘기판을 포함한다. 또한, 상기 제1 도전형은 p형 또는 n형일 수 있다.
계속해서, 도 13 및 도 16을 다시 참조하여 본 발명의 제1 및 제2 실시예에 따른 에스오아이 집적회로들을 설명하기로 한다.
도 13을 참조하면, 도 8에 보여진 에스오아이 기판의 반도체층(103)의 소정영역에 소자분리막(103a)이 배치된다. 상기 소자분리막(103a)은 내부회로 영역(100) 내에 제1 및 제2 활성영역들(103b)을 한정한다. 상기 소자분리막(103a), 상기 매몰산화막(105), 상기 식각저지막(155) 및 상기 완충산화막(153)을 관통하는 제1 및 제2 홀들 내에 각각 제1 및 제2 반도체 에피층들(161a, 161b)이 위치한다. 상기 제1 및 제2 반도체 에피층들(161a, 161b)은 상기 지지기판(151)과 접촉한다. 상기 제1 반도체 에피층(161a)의 표면에는 제1 도전형의 픽업영역(171p)이 형성되고, 상기 제2 반도체 에피층(161b)의 표면에는 제2 도전형의 픽업영역(169p)이 형성된다. 결과적으로, 상기 정전하 방전회로 영역(1) 내에 PN 다이오우드가 형성된다.
또한, 상기 제1 활성영역(103b)에는 PMOS 트랜지스터가 형성되고, 상기 제2 활성영역(103b)에는 NMOS 트랜지스터가 형성된다. 상기 PMOS 트랜지스터는 제1 게이트 전극(165p) 및 p형 소오스/드레인 영역들(171s, 171d)을 포함하고, 상기 NMOS 트랜지스터는 제2 게이트 전극(165n) 및 n형 소오스/드레인 영역들(169s, 169d)을 포함한다. 상기 제1 및 제2 게이트 전극들(165p, 165n), 상기 p형 소오스/드레인영역들(171s, 171d), 상기 n형 소오스/드레인 영역들(169s, 169d), 상기 제1 도전형의 픽업영역(171p) 및 상기 제2 도전형의 픽업영역(169p)의 표면들 상에 금속 실리사이드막(173)이 추가로 형성될 수 있다.
상기 제1 도전형의 픽업영역(171p), 상기 제2 도전형의 픽업영역(169p), 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터를 포함하는 반도체기판은 층간절연막(175)에 의해 덮여진다. 상기 층간절연막(175) 상에는 상기 제1 내지 제4 배선들(177g, 177a, 177b, 177p)이 배치된다.
상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에, 상기 제1 배선(177g)은 상기 제1 도전형의 픽업영역(171p), 상기 n형 소오스 영역(169s) 및 접지선(도시하지 않음)과 전기적으로 접속되고 상기 제2 배선(177a)은 상기 제2 도전형의 픽업영역(169p), 상기 제1 게이트 전극(165p), 상기 제2 게이트 전극(165n) 및 입력패드(도 1의 50)과 전기적으로 접속된다. 이에 더하여, 상기 제3 배선(177b)은 상기 p형 드레인 영역(171d) 및 상기 n형 드레인 영역(169d)과 전기적으로 접속되고, 상기 제4 배선(177p)은 상기 p형 소오스 영역(171s) 및 전원선(도시하지 않음)과 전기적으로 접속된다.
도 16은 본 발명의 제2 실시예에 따른 에스오아이 집적회로를 보여주는 단면도이다. 본 발명의 제2 실시예에 따른 에스오아이 집적회로의 내부회로 영역(100)은 본 발명의 제1 실시예에 따른 에스오아이 집적회로 영역(100)과 동일한 구조를 갖는다. 따라서, 상기 내부회로 영역(100)에 대한 설명은 생략한다.
도 16을 참조하면, 정전하 방전회로 영역(1) 내의 소자분리막(103a) 및 매몰산화막(105)을 관통하는 제1 및 제2 예비홀들이 위치한다. 상기 제1 예비홀 하부의 지지기판(151)의 표면에는 제1 도전형의 픽업영역(203)이 형성된다. 또한, 상기 제2 예비홀 하부의 지지기판 표면에는 제2 도전형의 픽업영역(201)이 형성된다. 이에 따라, 상기 정전하 방전회로 영역(1) 내의 지지기판(151)에 PN 다이오우드가 형성된다. 상기 PN 다이오우드를 갖는 반도체기판 전면은 상기 제1 및 제2 예비홀들을 채우는 층간절연막(175)에 의해 덮여진다. 상기 층간절연막(175) 상에 도 13에서 설명한 본 발명의 제1 실시예와 같이 마찬가지로 제1 내지 제4 배선들(177g, 177a, 177b, 177p)이 배치된다.
상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에, 상기 제1 배선(177g)은 상기 제1 도전형의 픽업영역(203), 상기 NMOS 트랜지스터의 소오스 영역(169s) 및 접지선(도시하지 않음)과 전기적으로 접속되고, 상기 제2 배선(177a)는 상기 제2 도전형의 픽업영역(201), 상기 제1 게이트 전극(165p), 상기 제2 게이트 전극(165n) 및 입력패드(도 1의 50)과 전기적으로 접속된다. 이에 더하여, 상기 제3 배선(177b)은 상기 p형 드레인 영역(171d) 및 상기 n형 드레인 영역(169d)과 전기적으로 접속되고, 상기 제4 배선(177p)은 상기 p형 소오스 영역(171s) 및 전원선(도시하지 않음)과 전기적으로 접속된다.
상술한 바와 같이 본 발명에 따르면, 정전하 방전회로로 사용되는 PN 다이오우드가 결졍결함이 없는 단결정 반도체 에피층 또는 단결정 지지기판 내에 형성된다. 이에 따라, 우수한 누설전류 특성을 갖는 고성능 정전하 방전 다이오우드(highperformance ESD diode)를 구현하는 것이 가능하다. 결과적으로, 에스오아이 집적회로의 정전하 방전특성을 개선시킬 수 있다.

Claims (41)

  1. 반도체기판의 앞면 상에 제1 반도체층, 제2 반도체층 및 매몰산화막을 차례로 형성하는 단계;
    지지기판의 앞면 상에 식각저지막을 형성하는 단계;
    상기 식각저지막 및 상기 매몰산화막을 서로 접촉시키어 상기 반도체기판 및 상기 지지기판을 본딩시키는 단계; 및
    상기 반도체기판 및 상기 제1 반도체층을 선택적으로 제거하여 상기 제2 반도체층을 노출시키는 단계를 포함하는 에스오아이 기판 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 반도체층은 다공질의(porous) 반도체 에피층인 것을 특징으로 하는 에스오아이 기판 제조방법.
  3. 제 1 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 에스오아이 기판 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 반도체층은 기포층(bubble layer)인 것을 특징으로 하는 에스오아이 기판 제조방법.
  5. 제 1 항에 있어서,
    상기 지지기판 및 상기 식각저지막 사이에 완충 산화막(buffer oxide layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 기판 제조방법.
  6. 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막 및 상기 매몰산화막 상에 적층된 반도체층을 갖는 에스오아이 기판을 준비하는 단계;
    상기 반도체층의 소정영역에 소자분리막을 형성하여 제1 및 제2 활성영역들을 한정하는 단계;
    상기 소자분리막 및 상기 매몰산화막을 연속적으로 건식식각하여 상기 식각저지막을 노출시키는 제1 예비홀 및 제2 예비홀을 형성하는 단계;
    상기 제1 및 제2 예비홀들에 의해 노출된 식각저지막을 습식식각하여 상기 지지기판을 노출시키는 제1 및 제2 홀들을 형성하는 단계;
    상기 제1 및 제2 홀들 내에 각각 제1 및 제2 반도체 에피층을 성장시키는 단계;
    상기 제1 및 제2 반도체 에피층들의 표면에 각각 제1 도전형의 픽업영역(pick-up region) 및 제2 도전형의 픽업영역을 형성하는 단계; 및
    상기 제1 활성영역 및 상기 제2 활성영역에 각각 NMOS 트랜지스터 및 PMOS트랜지스터를 형성하는 단계를 포함하는 에스오아이 집적회로 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 도전형의 픽업영역은 상기 PMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성되고, 상기 제2 도전형의 픽업영역은 상기 NMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성되는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  9. 제 6 항에 있어서,
    상기 제1 도전형 및 상기 제2 도전형은 각각 n형 및 p형인 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 도전형의 픽업영역은 상기 NMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성되고, 상기 제2 도전형의 픽업영역은 상기 PMOS 트랜지스터의 소오스/드레인 영역과 동시에 형성되는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  11. 제 6 항에 있어서,
    상기 식각저지막은 상기 매몰산화막 및 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  12. 제 11 항에 있어서,
    상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  13. 제 6 항에 있어서,
    상기 지지기판 및 상기 식각저지막 사이에 완충산화막을 형성하는 단계를 더 포함하되, 상기 제1 및 제2 홀들은 상기 식각저지막 및 상기 완충산화막을 연속적으로 습식식각하여 형성하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  14. 제 6 항에 있어서,
    상기 제1 및 제2 픽업영역들, 상기 NMOS 트랜지스터의 게이트 전극 및 소오스/드레인 영역, 및 상기 PMOS 트랜지스터의 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로하는 에스오아이 집적회로 제조방법.
  15. 제 7 항에 있어서,
    상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 결과물 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 상기 제1 도전형의 픽업영역과 전기적으로 접속된 제1 배선 및 상기 제2 도전형의 픽업영역과 전기적으로 접속된 제2 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  16. 제 15 항에 있어서,
    상기 층간절연막 상에 상기 제2 배선과 접속된 입력패드를 형성하는 단계를 더 포함하되, 상기 제2 배선은 상기 NMOS 트랜지스터의 게이트 전극 및 상기 PMOS 트랜지스터의 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  17. 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막 및 상기 매몰산화막 상에 적층된 반도체층을 갖는 에스오아이 기판을 준비하는 단계;
    상기 반도체층의 소정영역에 소자분리막을 형성하여 제1 및 제2 활성영역들을 한정하는 단계;
    상기 소자분리막 및 상기 매몰산화막을 연속적으로 건식식각하여 상기 식각저지막을 노출시키는 제1 예비홀 및 제2 예비홀을 형성하는 단계;
    상기 제1 예비홀에 의해 노출된 상기 식각저지막 아래의 지지기판에 제1 도전형의 픽업영역을 형성하는 단계;
    상기 제2 예비홀에 의해 노출된 상기 식각저지막 아래의 지지기판에 제2 도전형의 픽업영역을 형성하는 단계; 및
    상기 제1 활성영역 및 상기 제2 활성영역에 각각 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하는 단계를 포함하는 에스오아이 집적회로 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  19. 제 17 항에 있어서,
    상기 제1 도전형 및 상기 제2 도전형은 각각 n형 및 p형인 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  20. 제 17 항에 있어서,
    상기 식각저지막은 상기 매몰산화막 및 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  21. 제 20 항에 있어서,
    상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  22. 제 17 항에 있어서,
    상기 지지기판 및 상기 식각저지막 사이에 완충산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  23. 제 17 항에 있어서,
    상기 제1 도전형의 픽업영역, 상기 제2 도전형의 픽업영역, 상기 NMOS 트랜지스터의 게이트 전극 및 소오스/드레인 영역, 및 상기 PMOS 트랜지스터의 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  24. 제 18 항에 있어서,
    상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 결과물 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 상기 제1 도전형의 픽업영역과 전기적으로 접속된 제1배선 및 상기 제2 도전형의 픽업영역과 전기적으로 접속된 제2 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  25. 제 24 항에 있어서,
    상기 층간절연막 상에 상기 제2 배선과 접속된 입력패드를 형성하는 단계를 더 포함하되, 상기 제2 배선은 상기 NMOS 트랜지스터의 게이트 전극 및 상기 PMOS 트랜지스터의 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 에스오아이 집적회로 제조방법.
  26. 지지기판;
    상기 지지기판 상에 적층된 식각저지막;
    상기 식각저지막 상에 적층된 매몰산화막; 및
    상기 매몰산화막 상에 적층된 반도체층을 포함하는 에스오아이 기판.
  27. 제 26 항에 있어서,
    상기 지지기판 및 상기 식각저지막 사이에 개재된 완충산화막을 더 포함하는 것을 특징으로 하는 에스오아이 기판.
  28. 제 26 항에 있어서,
    상기 식각저지막은 상기 매몰산화막에 대하여 식각선택비를 갖는 물질막인것을 특징으로 하는 에스오아이 기판.
  29. 제 28 항에 있어서,
    상기 식각저지막은 실리콘질화막인 것을 특징으로 하는 에스오아이 기판.
  30. 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막 및 상기 매몰산화막 상에 적층된 반도체층을 갖는 에스오아이 기판;
    상기 반도체층의 소정영역에 형성되어 제1 및 제2 활성영역을 한정하는 소자분리막;
    상기 소자분리막, 상기 매몰산화막 및 상기 식각저지막을 관통하되, 상기 지지기판과 접촉하는 제1 및 제2 반도체 에피층들;
    상기 제1 반도체 에피층의 표면에 형성된 제1 도전형의 픽업영역;
    상기 제2 반도체 에피층의 표면에 형성된 제2 도전형의 픽업영역; 및
    상기 제1 활성영역 및 상기 제2 활성영역에 각각 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 에스오아이 집적회로.
  31. 제 30 항에 있어서,
    상기 식각저지막은 상기 매몰산화막에 대하여 식각선택비를 갖는 물질막인 것을 특징으로 하는 에스오아이 집적회로.
  32. 제 31 항에 있어서,
    상기 식각저지막은 실리콘질화막인 것을 특징으로 하는 에스오아이 집적회로.
  33. 제 30 항에 있어서,
    상기 제1 및 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 에스오아이 집적회로.
  34. 제 33 항에 있어서,
    상기 제1 및 제2 도전형의 픽업영역들, 상기 소자분리막, 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터를 덮는 층간절연막; 및
    상기 층간절연막 상에 형성된 제1 및 제2 배선을 더 포함하되, 상기 제1 배선은 상기 제1 도전형의 픽업영역과 전기적으로 접속되고 상기 제2 배선은 상기 제2 도전형의 픽업영역과 전기적으로 접속되는 것을 특징으로 하는 에스오아이 집적회로.
  35. 제 34 항에 있어서,
    상기 층간절연막 상에 배치된 입력패드를 더 포함하되, 상기 입력패드는 상기 제2 배선, 상기 NMOS 트랜지스터의 게이트 전극 및 상기 PMOS 트랜지스터의 게이트 전극과 전기적으로 접속된 것을 특징으로 하는 에스오아이 집적회로.
  36. 제1 도전형의 지지기판, 상기 지지기판 상에 적층된 식각저지막, 상기 식각저지막 상에 적층된 매몰산화막 및 상기 매몰산화막 상에 적층된 반도체층을 갖는 에스오아이 기판;
    상기 반도체층의 소정영역에 형성되어 제1 및 제2 활성영역을 한정하는 소자분리막;
    상기 소자분리막 및 상기 매몰산화막의 소정영역들을 관통하는 제1 및 제2 예비홀들;
    상기 제1 예비홀의 하부의 상기 지지기판의 표면에 형성된 제1 도전형의 픽업영역;
    상기 제2 예비홀의 하부의 상기 지지기판의 표면에 형성된 제2 도전형의 픽업영역; 및
    상기 제1 활성영역 및 제2 활성영역에 각각 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 에스오아이 집적회로.
  37. 제 36 항에 있어서,
    상기 식각저지막은 상기 매몰산화막에 대하여 식각선택비를 갖는 물질막인 것을 특징으로 하는 에스오아이 집적회로.
  38. 제 37 항에 있어서,
    상기 식각저지막은 실리콘질화막인 것을 특징으로 하는 에스오아이 집적회로.
  39. 제 36 항에 있어서,
    상기 제1 및 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 에스오아이 집적회로.
  40. 제 36 항에 있어서,
    상기 제1 및 제2 예비홀들, 상기 소자분리막, 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터를 덮는 층간절연막; 및
    상기 층간절연막 상에 형성된 제1 및 제2 배선을 더 포함하되, 상기 제1 배선은 상기 제1 도전형의 픽업영역과 전기적으로 접속되고 상기 제2 배선은 상기 제2 도전형의 픽업영역과 전기적으로 접속되는 것을 특징으로 하는 에스오아이 집적회로.
  41. 제 40 항에 있어서,
    상기 층간절연막 상에 배치된 입력패드를 더 포함하되, 상기 입력패드는 상기 제2 배선, 상기 NMOS 트랜지스터의 게이트 전극 및 상기 PMOS 트랜지스터의 게이트 전극과 전기적으로 접속된 것을 특징으로 하는 에스오아이 집적회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2388259B (en) * 2002-04-30 2006-03-29 Zarlink Semiconductor Inc Compact high voltage ESD protection diode
US7183193B2 (en) * 2001-12-28 2007-02-27 Micrel, Inc. Integrated device technology using a buried power buss for major device and circuit advantages
KR100487521B1 (ko) * 2002-03-19 2005-05-03 삼성전자주식회사 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법
US7432136B2 (en) * 2002-05-06 2008-10-07 Advanced Micro Devices, Inc. Transistors with controllable threshold voltages, and various methods of making and operating same
KR100476901B1 (ko) * 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
US7129142B2 (en) * 2002-06-11 2006-10-31 Advanced Micro Devices, Inc. Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US7348652B2 (en) * 2003-03-07 2008-03-25 Micron Technology, Inc. Bulk-isolated PN diode and method of forming a bulk-isolated PN diode
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
KR100513310B1 (ko) * 2003-12-19 2005-09-07 삼성전자주식회사 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법
JP4687024B2 (ja) * 2004-03-02 2011-05-25 富士電機システムズ株式会社 半導体装置
US6975002B2 (en) * 2004-04-27 2005-12-13 Via Technologies, Inc SOI single crystalline chip structure
US7141855B2 (en) * 2004-04-27 2006-11-28 Via Technologies, Inc. Dual-thickness active device layer SOI chip structure
JP2006032543A (ja) * 2004-07-14 2006-02-02 Seiko Instruments Inc 半導体集積回路装置
TWI233688B (en) * 2004-08-30 2005-06-01 Ind Tech Res Inst Diode structure with low substrate leakage current and applications thereof
JP2006179632A (ja) * 2004-12-22 2006-07-06 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
KR100702012B1 (ko) * 2005-03-22 2007-03-30 삼성전자주식회사 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들
US7547917B2 (en) * 2005-04-06 2009-06-16 International Business Machines Corporation Inverted multilayer semiconductor device assembly
US7361534B2 (en) * 2005-05-11 2008-04-22 Advanced Micro Devices, Inc. Method for fabricating SOI device
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
US7342287B2 (en) * 2005-07-19 2008-03-11 International Business Machines Corporation Power gating schemes in SOI circuits in hybrid SOI-epitaxial CMOS structures
JP2007042760A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置
US7595245B2 (en) * 2005-08-12 2009-09-29 Texas Instruments Incorporated Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
DE102005045337B4 (de) * 2005-09-22 2008-08-21 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
TWI311351B (en) * 2006-08-21 2009-06-21 Powerchip Semiconductor Corp Method of manufacturing well pick-up structure of non-volatile memory
JP2008053361A (ja) * 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
FR2911721B1 (fr) * 2007-01-19 2009-05-01 St Microelectronics Crolles 2 Dispositif a mosfet sur soi
JP2008227078A (ja) * 2007-03-12 2008-09-25 Sanyo Electric Co Ltd 半導体集積回路
JP5459899B2 (ja) * 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR200449819Y1 (ko) * 2008-04-10 2010-08-12 김진범 악세사리용 미니화분
US8294216B2 (en) * 2008-08-14 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors
DE102008063403A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale SOI-Bauelement mit einem vergrabenen isolierenden Material mit erhöhter Ätzwiderstandsfähigkeit
US8497529B2 (en) * 2009-03-13 2013-07-30 International Business Machines Corporation Trench generated device structures and design structures for radiofrequency and BiCMOS integrated circuits
DE102009021487B4 (de) * 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterelement mit vergrabener isolierender Schicht und pn-Übergang sowie entsprechendes Herstellungsverfahren
US8159008B2 (en) 2009-09-18 2012-04-17 International Business Machines Corporation Method of fabricating a trench-generated transistor structure
US8963246B2 (en) * 2010-03-09 2015-02-24 Inter-University Research Institute Corporation High Energy Accelerator Research Organization Semiconductor device and method for manufacturing semiconductor device
US8722530B2 (en) * 2011-07-28 2014-05-13 Freescale Semiconductor, Inc. Method of making a die with recessed aluminum die pads
US20130277856A1 (en) * 2012-04-20 2013-10-24 Apple Inc. Method for stabilizing embedded silicon
US9012997B2 (en) * 2012-10-26 2015-04-21 International Business Machines Corporation Semiconductor device including ESD protection device
US9601607B2 (en) * 2013-11-27 2017-03-21 Qualcomm Incorporated Dual mode transistor
KR102258369B1 (ko) 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9627275B1 (en) * 2015-10-30 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Hybrid semiconductor structure on a common substrate
KR102333452B1 (ko) * 2017-09-28 2021-12-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US11195920B2 (en) * 2019-10-09 2021-12-07 Newport Fab, Llc Semiconductor structure having porous semiconductor segment for RF devices and bulk semiconductor region for non-RF devices
US11145572B2 (en) 2019-10-09 2021-10-12 Newport Fab, Llc Semiconductor structure having through-substrate via (TSV) in porous semiconductor region
US11164740B2 (en) 2019-10-09 2021-11-02 Newport Fab, Llc Semiconductor structure having porous semiconductor layer for RF devices
US11417369B2 (en) * 2019-12-31 2022-08-16 Etron Technology, Inc. Semiconductor device structure with an underground interconnection embedded into a silicon substrate
EP4139954B1 (en) 2021-03-30 2024-10-16 Yangtze Memory Technologies Co., Ltd. Method for fabricating three-dimensional semiconductor device using buried stop layer in substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5455193A (en) * 1994-11-17 1995-10-03 Philips Electronics North America Corporation Method of forming a silicon-on-insulator (SOI) material having a high degree of thickness uniformity
KR19980080687A (ko) * 1997-03-26 1998-11-25 미타라이후지오 기판 및 그 제작방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412543A (en) * 1987-07-07 1989-01-17 Toshiba Corp Manufacture of semiconductor device
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3230224B2 (ja) * 1992-10-29 2001-11-19 横河電機株式会社 半導体ダイオード
JP2988353B2 (ja) * 1995-03-13 1999-12-13 日本電気株式会社 光検出用の半導体装置及びその製造方法
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
WO1997002602A1 (fr) * 1995-07-04 1997-01-23 Hitachi, Ltd. Circuit integre a semi-conducteur et son procede de fabrication
JP3250722B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法および製造装置
US6191451B1 (en) * 1998-01-30 2001-02-20 International Business Machines Corporation Semiconductor device with decoupling capacitance
JP2000106441A (ja) * 1998-09-29 2000-04-11 Sony Corp 半導体装置の製造方法
US6521947B1 (en) * 1999-01-28 2003-02-18 International Business Machines Corporation Method of integrating substrate contact on SOI wafers with STI process
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
KR100302189B1 (ko) * 1999-10-05 2001-11-02 윤종용 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법
US6479315B1 (en) * 2000-11-27 2002-11-12 Microscan Systems, Inc. Process for manufacturing micromechanical and microoptomechanical structures with single crystal silicon exposure step

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5455193A (en) * 1994-11-17 1995-10-03 Philips Electronics North America Corporation Method of forming a silicon-on-insulator (SOI) material having a high degree of thickness uniformity
KR19980080687A (ko) * 1997-03-26 1998-11-25 미타라이후지오 기판 및 그 제작방법

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Publication number Publication date
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