KR100456420B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents
반도체 소자의 구리 배선 형성 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 48
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 30
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 30
- 239000010949 copper Substances 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 17
- 238000004380 ashing Methods 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005498 polishing Methods 0.000 claims abstract 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 150000003377 silicon compounds Chemical class 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D29/00—Independent underground or underwater structures; Retaining walls
- E02D29/02—Retaining or protecting walls
- E02D29/0258—Retaining or protecting walls characterised by constructional features
- E02D29/0266—Retaining or protecting walls characterised by constructional features made up of preformed elements
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D31/00—Protective arrangements for foundations or foundation structures; Ground foundation measures for protecting the soil or the subsoil water, e.g. preventing or counteracting oil pollution
- E02D31/02—Protective arrangements for foundations or foundation structures; Ground foundation measures for protecting the soil or the subsoil water, e.g. preventing or counteracting oil pollution against ground humidity or ground water
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D2300/00—Materials
- E02D2300/0026—Metals
- E02D2300/0029—Steel; Iron
- E02D2300/0032—Steel; Iron in sheet form, i.e. bent or deformed plate-material
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D2600/00—Miscellaneous
- E02D2600/20—Miscellaneous comprising details of connection between elements
Landscapes
- Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Environmental & Geological Engineering (AREA)
- General Life Sciences & Earth Sciences (AREA)
- Mining & Mineral Resources (AREA)
- Paleontology (AREA)
- Civil Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Structural Engineering (AREA)
- Hydrology & Water Resources (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 소정의 구조가 형성된 반도체 기판 상부에 제 1 감광막 패턴을 형성한 후 제 1 애싱 공정을 실시하여 상기 제 1 감광막 패턴의 표면에 제 1 실리콘 산화막을 형성하는 단계와, 전체 구조 상부에 제 2 감광막 패턴을 형성한 후 제 2 애싱 공정을 실시하여 상기 제 2 감광막 패턴의 표면에 제 2 실리콘 산화막을 형성하는 단계와, 전체 구조 상부에 구리층을 형성한 후 연마하는 단계와, 상기 제 1 및 제 2 감광막 패턴, 그리고 상기 제 1 및 제 2 실리콘 산화막을 제거한 후 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하여 이루어져, 저유전 층간 절연막의 유전율 변화를 유전율의 변화를 원천적으로 방지할 수 있어 공정의 재현성을 유지할 수 있으며, 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 특히 비아홀감광막 패턴 및 그 표면에 실리콘 산화막을 형성한 후 트렌치 감광막 패턴 및 그 표면에 실리콘 산화막을 형성하고, 구리층을 매립 및 연마한 후 감광막 패턴 및 실리콘 산화막을 제거한 후 저유전 절연막을 형성함으로써 유전율의 변화를 원천적으로 방지할 수 있어 공정의 재현성을 유지할 수 있으며, 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 동작 속도, 저항 또는 금속 배선간의 기생 캐패시턴스가 문제점으로 대두되면서 기존의 알루미늄 배선 대신에 구리 배선이 차세대 소자의 배선 공정으로 각광을 받고 있다. 그러나, 구리는 일반적인 식각 공정으로는 식각하기 어렵기 때문에 층간 절연막을 형성한 후 플러그를 형성하기 위한 비아홀과 배선을 형성하기 위한 트렌치를 형성하고 구리를 매립하는 듀얼 다마신 공정을 이용하여 구리 배선을 형성한다.
또한, 반도체 소자의 RC 지연을 줄이기 위해 산화막 대신에 저유전 물질을 층간 절연막으로 이용하고 있다. 그러나, 이러한 저유전 물질은 무른 특성 때문에 식각 공정, 애싱(ashing) 공정 또는 세정(cleaning) 공정중에 유전율이 증가되어 저유전 특성을 잃어버리게 된다. 이 때문에 저유전 물질을 층간 절연막으로 이용하고 다마신 공정을 실시하여 구리를 매립하는 구리 배선 공정에서 층간 절연막의 식각, 애싱 및 세정 공정의 설정이 지속적인 문제로 작용하게 되고, 이러한 공정을 최적화하기 위해 많은 노력을 기울이고 있다.
본 발명의 목적은 층간 절연막의 식각, 애싱 및 세정 공정을 실시하지 않고 구리 배선을 형성함으로써 층간 절연막의 유전율 변화를 방지할 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
본 발명의 다른 목적은 애싱 공정에 의해 감광막 패턴에 실리콘 산화막을 형성하고 구리층을 매립한 후 감광막 패턴 및 실리콘 산화막이 제거된 부분에 저유전 층간 절연막을 형성함으로써 층간 절연막의 유전율 변화를 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법을 제공하는데 있다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 제 1 감광막
13 : 제 1 실리콘 산화막 14 : 제 2 감광막
15 : 제 2 실리콘 산화막 16 : 구리층
17 : 층간 절연막
본 발명에 따른 반도체 소자의 구리 배선 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 제 1 감광막 패턴을 형성한 후 제 1 애싱 공정을 실시하여 상기 제 1 감광막 패턴의 표면에 제 1 실리콘 산화막을 형성하는 단계와, 전체 구조 상부에 제 2 감광막 패턴을 형성한 후 제 2 애싱 공정을 실시하여 상기 제 2 감광막 패턴의 표면에 제 2 실리콘 산화막을 형성하는 단계와, 전체 구조 상부에 구리층을 형성한 후 연마하는 단계와, 상기 제 1 및 제 2 감광막 패턴, 그리고 상기 제 1 및 제 2 실리콘 산화막을 제거한 후 전체 구조 상부에 층간 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 제 1 감광막(12)을 도포한다. 비아홀 마스크를 이용한 노광 및 현상 공정을 실시하여 제 1 감광막(12)을 패터닝한다. 이때, 제 1 감광막(12)은 실리콘 화합물을 함유한 감광 물질을 이용하여 형성한다. 산소 애싱 공정을 실시하여 제 1 감광막(12)의 실리콘 화합물과 산소 플라즈마가 반응하여 제 1 감광막(12)의 표면에 제 1 실리콘 산화막(13)이 형성되도록 한다. 이와 같이 제 1 감광막(12)의 표면에 형성된 제 1 실리콘 산화막(13)은 CVD 방법등에 의해 형성된 산화막과 유사한 특성을 가지게 되고, 이후 도포되는 제 2 감광막과의 혼합에 대한 저항력을 가지게 된다.
도 1(b)를 전체 구조 상부에 제 2 감광막(14)을 도포한 후 트렌치 마스크를 이용한 노광 및 현상 공정을 실시하여 패터닝한다. 이때, 제 2 감광막(14)도 제 1 감광막(12)과 마찬가지로 실리콘 화합물을 함유한 감광 물질을 이용하여 형성한다. 산소 애싱 공정을 실시하여 제 2 감광막(14)의 실리콘 화합물과 산소 플라즈마가반응하여 제 2 감광막(14)의 표면에 제 2 실리콘 산화막(15)이 형성되도록 한다. 이와 같이 형성된 제 2 실리콘 산화막(15)은 제 1 실리콘 산화막(13)과 마찬가지로 CVD 방법등에 의해 형성된 산화막과 유사한 특성을 가지게 되며, 전기도금법으로 구리층을 형성할 때 산성의 구리 용액에 의해 손상되지 않는 상태가 된다. 이후 전기도금법으로 비아홀 및 트렌치가 매립되도록 구리층(16)을 형성한 후 CMP 공정을 실시하여 평탄화한다.
도 1(c)를 참조하면, 제 1 감광막(12), 제 1 실리콘 산화막(13), 제 2 감광막(14) 및 제 2 실리콘 산화막(15)을 습식 식각 공정으로 제거하여 구리층(16)을 잔류시킨다.
도 1(d)를 참조하면, 구리층(16)을 포함한 전체 구조 상부에 저유전 절연막을 스핀 코팅법으로 형성한 후 평탄화시켜 층간 절연막(17)을 형성한다. 이에 의해 구리 배선이 형성된다.
상술한 바와 같이 본 발명에 의하면, 저유전 절연막의 식각 공정을 완전히 배제하였기 때문에 식각 공정, 애싱 공정 또는 세정 공정중에 발생되는 유전율의 변화를 원천적으로 방지할 수 있다. 이로 인해 원하는 유전율을 갖는 절연막을 형성할 수 있어 공정의 재현성을 유지할 수 있으며, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (7)
- 소정의 구조가 형성된 반도체 기판 상부에 제 1 감광막 패턴을 형성하는 단계;제 1 애싱 공정을 실시하여 상기 제 1 감광막 패턴의 표면에 제 1 실리콘 산화막을 형성하는 단계;전체 구조 상부에 제 2 감광막 패턴을 형성하는 단계;제 2 애싱 공정을 실시하여 상기 제 2 감광막 패턴의 표면에 제 2 실리콘 산화막을 형성하는 단계;전체 구조 상부에 구리층을 형성한 후 연마하는 단계; 및상기 제 1 및 제 2 감광막 패턴, 그리고 상기 제 1 및 제 2 실리콘 산화막을 제거하는 단계;전체 구조 상부에 층간 절연막을 형성한 후 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 감광막 패턴은 실리콘 화합물을 포함하는 감광 물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 감광막 패턴은 비아홀 마스크를 이용한 노광 및 현상 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 애싱 공정은 산소를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 감광막 패턴은 실리콘 화합물을 포함하는 감광 물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 감광막 패턴은 트렌치 마스크를 이용한 노광 및 현상 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 애싱 공정은 산소를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0038729A KR100456420B1 (ko) | 2002-07-04 | 2002-07-04 | 반도체 소자의 구리 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0038729A KR100456420B1 (ko) | 2002-07-04 | 2002-07-04 | 반도체 소자의 구리 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040003902A KR20040003902A (ko) | 2004-01-13 |
| KR100456420B1 true KR100456420B1 (ko) | 2004-11-10 |
Family
ID=37314869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0038729A Expired - Fee Related KR100456420B1 (ko) | 2002-07-04 | 2002-07-04 | 반도체 소자의 구리 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100456420B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11168105A (ja) * | 1997-09-30 | 1999-06-22 | Siemens Ag | 半導体集積回路の製造方法 |
| US6355555B1 (en) * | 2000-01-28 | 2002-03-12 | Advanced Micro Devices, Inc. | Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer |
| US6403461B1 (en) * | 2001-07-25 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce capacitance between metal lines |
| KR20040001501A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 다마신 패턴 형성방법 |
| KR20040001503A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 싱글 다마신 패턴 형성방법 |
-
2002
- 2002-07-04 KR KR10-2002-0038729A patent/KR100456420B1/ko not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11168105A (ja) * | 1997-09-30 | 1999-06-22 | Siemens Ag | 半導体集積回路の製造方法 |
| US6355555B1 (en) * | 2000-01-28 | 2002-03-12 | Advanced Micro Devices, Inc. | Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer |
| US6403461B1 (en) * | 2001-07-25 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce capacitance between metal lines |
| KR20040001501A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 다마신 패턴 형성방법 |
| KR20040001503A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 싱글 다마신 패턴 형성방법 |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20020704 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040324 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20041026 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20041101 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20041102 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |