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KR100444316B1 - Input buffer with delay reduction part of semiconductor memory device to reduce delay of each inverter node - Google Patents

Input buffer with delay reduction part of semiconductor memory device to reduce delay of each inverter node Download PDF

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KR100444316B1
KR100444316B1 KR1019970073425A KR19970073425A KR100444316B1 KR 100444316 B1 KR100444316 B1 KR 100444316B1 KR 1019970073425 A KR1019970073425 A KR 1019970073425A KR 19970073425 A KR19970073425 A KR 19970073425A KR 100444316 B1 KR100444316 B1 KR 100444316B1
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Abstract

PURPOSE: An input buffer of a semiconductor memory device is provided to reduce delay of each inverter node and to enable high speed operation by using a delay reduction part. CONSTITUTION: An input buffer comprises an inverter chain(10) composed of a plurality of inverters connected in series to delay an input signal, and a delay reduction part for reducing signal variation width. The delay reduction part is provided with a first signal variation width reduction part(20) for shifting a high level output signal to an upper limit of a trip point voltage level, and a second signal variation width reduction part(30) for shifting the high level output signal to a lower limit of the trip point voltage level.

Description

반도체 메모리장치의 입력버퍼Input buffer of semiconductor memory device

본 발명은 반도체 메모리장치의 입력버퍼에 관한 것으로, 특히 씨모스 레벨로 천이하여 동작하는 인버터의 출력신호를 트립 포인트 전압(trip point voltage)의 일정범위 내에서 천이되도록 하여 신호변화폭을 줄이는 딜레이 감소부를 구비하므로써, 고속 동작이 가능케 한 반도체 메모리장치의 입력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer of a semiconductor memory device. In particular, a delay reduction unit for reducing a signal change range by shifting an output signal of an inverter operating by shifting to a CMOS level within a predetermined range of a trip point voltage The present invention relates to an input buffer of a semiconductor memory device which enables high speed operation.

일반적으로, 반도체 메모리장치의 입력버퍼는 외부신호를 반도체 소자의 내부와 연결해 주는 역할을 한다. 그러므로, 상기 입력버퍼가 외부의 신호를 잘못 전달할 경우에는 소자자체가 오동작을 일으켜서 시스템 전체가 마비되는 일이 발생될 수 있다.In general, the input buffer of the semiconductor memory device serves to connect an external signal to the inside of the semiconductor device. Therefore, when the input buffer incorrectly transmits an external signal, the device itself may malfunction and paralyze the entire system.

또한, 입력버퍼는 통상적으로 전원선의 흔들림에 따라 많은 영향을 받기 때문에 그 설계시 입력버퍼 자체의 노이즈 특성도 강화해야 하지만 입력버퍼에 사용되는 전원선도 노이즈로부터 영향을 받지 않도록 설계해야 하는 매우 중요한 장치라 하겠다.In addition, the input buffer is usually affected by the fluctuation of the power line. Therefore, the design of the input buffer itself must also enhance the noise characteristics. However, the power line used for the input buffer must be designed so as not to be affected by the noise. would.

도 1a 는 종래의 구동용량이 작은 입력버퍼를 나타낸 회로도로, 동 도면에서는 6개의 인버터(I1∼I6)가 직렬연결된 인버터 체인구조로 구성된다.Fig. 1A is a circuit diagram showing an input buffer having a small conventional drive capacity. In the figure, the inverter chain structure in which six inverters I1 to I6 are connected in series is shown.

그리고, 도 1b 는 구동용량이 큰 입력버퍼를 나타낸 회로도로, 인버터의 갯수를 증가시켜 구성한다.1B is a circuit diagram showing an input buffer having a large driving capacity, and is configured by increasing the number of inverters.

상기 인버터 체인구조를 갖는 종래 반도체 메모리장치의 입력버퍼는 구동해야하는 신호의 구동용량이 클수록 인버터의 갯수가 증가해서 출력신호(output)와 입력신호(input)와의 딜레이가 커진다.In the input buffer of the conventional semiconductor memory device having the inverter chain structure, as the driving capacity of the signal to be driven increases, the number of inverters increases so that the delay between the output signal and the input signal increases.

따라서, 반도체 소자의 집적도가 증가할수록, 특히 소자의 집적도가 큰 Giga급 이상의 디램으로 갈수록 칩면적이 증가하게 되어 입력버퍼가 구동해야 하는 신호의 구동용량이 증가하게 되므로, 입력신호와 출력신호와의 딜레이는 더욱 증가하게 된다.Therefore, as the degree of integration of a semiconductor device increases, in particular, the chip area increases as the device reaches a Giga-level or higher DRAM, which increases the driving capacity of the signal that the input buffer must drive. The delay will increase further.

그러나, 최근 디램의 개발추세는 CPU의 동작속도를 맞추기 위하여 칩의 집적도 증가뿐만 아니라, 동작속도 증가도 요구하게 되므로 종래의 입력버퍼는 동작속도를 맞추지 못하는 문제점이 있다.However, in recent years, the development trend of DRAMs requires not only an increase in chip density but also an increase in operating speed in order to match the operating speed of the CPU.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 딜레이 체인을 구성하는 인버터단의 출력신호를 트립 포인트 전압의 일정 범위내에서 천이하도록 제한하여 신호 변화폭을 감소시키는 딜레이 감소부를 구비하므로써, 고속동작을 가능케 한 반도체 메모리장치의 입력버퍼를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to limit the output signal of the inverter stage constituting the delay chain to transition within a predetermined range of the trip point voltage to reduce the delay change portion The present invention provides an input buffer of a semiconductor memory device that enables high speed operation.

도 1a 는 종래의 구동용량이 작은 입력버퍼를 나타낸 회로도1A is a circuit diagram illustrating an input buffer having a small conventional driving capacity.

도 1b 는 종래의 구동용량이 큰 입력버퍼를 나타낸 회로도1B is a circuit diagram illustrating a conventional input buffer having a large driving capacity.

도 2 는 본 발명에 의한 반도체 메모리장치의 입력버퍼를 나타낸 회로도2 is a circuit diagram illustrating an input buffer of a semiconductor memory device according to the present invention.

도 3 은 도 2 의 입·출력 신호특성을 나타낸 그래프3 is a graph illustrating input and output signal characteristics of FIG. 2;

도 4 는 종래의 입력버퍼와 본발명에 의한 입력버퍼의 딜레이차를 나타낸 신호 파형도4 is a signal waveform diagram illustrating a delay difference between a conventional input buffer and an input buffer according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 인버터 체인 20 : 제1 신호 변화폭 감소부10: inverter chain 20: first signal change width reduction unit

30 : 제2 신호 변화폭 감소부30: second signal change reduction unit

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치의 입력버퍼는 입력신호를 버퍼링하여 일정시간 지연시키는 다수개의 직렬연결된 인버터로 이루어진 인버터 체인과,In order to achieve the above object, the input buffer of the semiconductor memory device according to the present invention comprises an inverter chain consisting of a plurality of series-connected inverter for buffering the input signal to delay a predetermined time,

상기 인버터 각각의 출력단에 연결되어 상기 인버터의 출력신호 레벨을 트립 포인트전압 레벨로 미리 시프트시켜 신호 변화폭을 줄이는 딜레이 감소수단을 구비하여 구성되는 것을 특징으로 한다.And a delay reducing means connected to an output terminal of each inverter to reduce a signal change range by previously shifting an output signal level of the inverter to a trip point voltage level.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 의한 반도체 메모리장치의 입력버퍼를 나타낸 회로도로, 다수개의 직렬연결된 인버터(I1∼Im)로 이루어지며 입력신호를 버퍼링하여 일정시간 지연시킨 후 출력하는 인버터 체인(10)과, 데이타 입력신호(data_in)의 제어를 받아 하이레벨 출력신호를 트립 포인트 전압(trip point voltage : Vtrip)의 일정 범위내에서 상한치(Vinh :도 3 참조)로 미리 시프팅하는 제1 신호 변화폭 감소부(20)와, 하한치(Vinl :도 3 참조)로 미리 시프팅하는 제2 신호 변화폭 감소부(30)로 구성된다.FIG. 2 is a circuit diagram illustrating an input buffer of a semiconductor memory device according to the present invention, comprising a plurality of series-connected inverters I1 to Im and an inverter chain 10 which buffers an input signal and delays a predetermined time, and outputs the same. A first signal change reduction unit for shifting the high level output signal to an upper limit value (Vinh: see FIG. 3) within a predetermined range of the trip point voltage (Vtrip) under the control of the data input signal data_in ( 20) and a second signal change width reduction unit 30 which is shifted in advance to a lower limit (Vinl: see FIG. 3).

상기 제1 신호 변화폭 감소부(20) 상기 인버터(I1∼Im) 중 홀수번째 인버터(I1, I3, I5, …)의 출력노드(N1, N3, N5, …)와 접지 사이에 각각 연결된 N채널 모스 트랜지스터(MN1, MN3, …, MNm)로 이루어진다.N-channels connected between output nodes N1, N3, N5, ... of odd-numbered inverters I1, I3, I5, ... among the inverters I1-Im and ground It consists of MOS transistors MN1, MN3, ..., MNm.

그리고, 상기 제2 신호 변화폭 감소부(30)는 전원전압과 상기 인버터(I1∼Im) 중 짝수번째 인버터(I2, I4, I6, …)의 출력노드(N2, N4, N6, …) 사이에 각각 연결된 P채널 모스 트랜지스터(MP2, MP4, …)로 이루어진다.In addition, the second signal change width reduction unit 30 is disposed between the power supply voltage and the output nodes N2, N4, N6, ... of even-numbered inverters I2, I4, I6, ... among the inverters I1-Im. Each of the P-channel MOS transistors MP2, MP4, ... is connected.

본 발명에 의한 실시예에서는 상기 제1 및 제2 신호 변화폭 감소부(20, 30)를 모스 트랜지스터로 구현하였지만, 파워 소오스가 데이타 입력신호(data_in)에 의해 제어되는 저항으로도 구현이 가능하다.In the exemplary embodiment of the present invention, the first and second signal change reduction units 20 and 30 are implemented as MOS transistors, but the power source may be implemented as a resistor controlled by the data input signal data_in.

그리고, 상기 제1 및 제2 신호 변화폭 조절부(20, 30)의 활성화 여부를 제어하는 데이타 입력신호(data_in)는 입력버퍼로 데이타가 보내질 때에만 인에이블되는 신호로, 데이타가 입력되지 않을 때는 로우레벨의 신호를, 그리고 데이타가 입력될 때에는 하이레벨의 신호를 갖는다. 그결과, 입력버퍼로 데이타가 입력될 때에만 상기 제1 및 제2 신호 변화폭 조절부(20, 30) 각각의 모스 트랜지스터를 턴-온시켜 각 인버터(I1∼Im)의 출력노드(N1∼Nm)가 트립 포인트 전압의 일정범위내의 상한치(Vinh) 또는 하한치(Vinl)로 시프트된다.The data input signal data_in, which controls whether the first and second signal change width adjusting units 20 and 30 are activated, is a signal that is only enabled when data is sent to an input buffer, and when data is not input. It has a low level signal and a high level signal when data is input. As a result, the MOS transistors of the first and second signal change width adjusting units 20 and 30 are turned on only when data is input to the input buffer, thereby outputting the output nodes N1 to Nm of the respective inverters I1 to Im. ) Is shifted to the upper limit Vinh or the lower limit Vinl within a certain range of the trip point voltage.

상기와 같이 제1 및 제2 신호 변화폭 조절부(20. 30)의 활성화 여부를 제한하는 이유는, 각 인버터의 출력노드(N1∼Nm)를 상기 Vinh 또는 Vinl로 시프트하게 하려면 전류소모가 잇따르게 되므로, 입력버퍼로 데이타가 입력되지 않는 때에는 불필요한 전류소모를 줄이기 위함이다.As described above, the reason for limiting the activation of the first and second signal change width adjusting units 20. 30 is that the current consumption is continuously made so that the output nodes N1 to Nm of each inverter are shifted to Vinh or Vinl. Therefore, this is to reduce unnecessary current consumption when data is not input to the input buffer.

그리고, 도 3 은 도 2 의 입·출력 신호특성을 나타낸 그래프이며, 도 4 는 종래의 입력버퍼와 본발명에 의한 입력버퍼의 동작차를 나타낸 신호 파형도이다.3 is a graph showing the input and output signal characteristics of FIG. 2, and FIG. 4 is a signal waveform diagram showing an operation difference between a conventional input buffer and the input buffer according to the present invention.

상기 도 3 을 참조하면, 입력신호가 트립 포인트(trip point) 부분에서 천이할때 출력신호가 급격히 바뀌기 때문에, 본 발명에서는 출력신호의 변화폭을 감소시켜 딜레이를 줄이기 위한 제1 및 제2 신호 변화폭 감소부(20, 30)을 구비하므로써, 입력신호가 CMOS레벨로 천이하여 출력되는 것이 아니라 상기 트립 포인트 전압의 일정 범위내(Vinl∼Vinh)에서 천이되도록 미리 시프팅시켜 제한하므로써 천이시간을 줄이고, 또한 인버터간 딜레이를 줄일 수 있게 되어 결과적으로 고속동작이 가능해지게 하는 것이다.Referring to FIG. 3, since the output signal changes rapidly when the input signal transitions at the trip point, the present invention reduces the first and second signal change widths to reduce the delay by reducing the change width of the output signal. By providing the sections 20 and 30, the input signal is not shifted and outputted to the CMOS level, but is shifted in advance so as to be shifted within a predetermined range (Vinl to Vinh) of the trip point voltage to reduce the transition time, and The delay between inverters can be reduced, resulting in high speed operation.

도 4 는 인버터 체인구조를 갖는 종래의 입력버퍼와 본발명에 의한 입력버퍼의 동작차를 나타낸 신호 파형도로, 가는선은 종래 입력버퍼의 각 인버터 출력노드에 걸리는 전압 파형도를, 그리고 굵은선은 본 발명에 의한 입력버퍼의 각 인버터 출력노드에 걸리는 전압 파형도를 나타낸다.4 is a signal waveform diagram showing an operation difference between a conventional input buffer having an inverter chain structure and an input buffer according to the present invention, wherein a thin line is a voltage waveform diagram applied to each inverter output node of a conventional input buffer, and a thick line is shown in FIG. The voltage waveform applied to each inverter output node of the input buffer according to the present invention is shown.

상기 도 4 를 통해 나타나듯이, 본 발명에 의한 입력버퍼는 신호의 천이구간이 상한 Vinh에서 하한 Vinl로 제한되기 때문에 종래의 입력버퍼에서의 신호 천이구간인 Vdd∼Vss보다 훨씬 줄어들게 되어, 신호 천이시간이 줄어들어서 동작속도가 빨라지고 각 인버터간 딜레이가 줄어들게 되는 것이다.As shown in FIG. 4, the input buffer according to the present invention is much smaller than the signal transition interval Vdd to Vss in the conventional input buffer since the transition period of the signal is limited from the upper limit Vinh to the lower limit Vinl, and thus the signal transition time. This reduces the operating speed and reduces the delay between each inverter.

이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치의 입력버퍼에 의하면, 각 인버터간 딜레이를 감소시켜 고속동작을 가능케 할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the input buffer of the semiconductor memory device according to the present invention, it is possible to reduce the delay between the inverters, thereby enabling a very high speed operation.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (9)

입력신호를 버퍼링하여 일정시간 지연시키는 다수개의 직렬연결된 인버터로 이루어진 인버터 체인과,An inverter chain composed of a plurality of series-connected inverters buffering an input signal and delaying a predetermined time; 상기 인버터 각각의 출력단에 연결되어 상기 인버터의 출력신호 레벨을 트립 포인트전압 레벨로 미리 시프트시켜 신호 변화폭을 줄이는 딜레이 감소수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.And delay reduction means connected to each output terminal of the inverter to reduce a signal change range by pre-shifting an output signal level of the inverter to a trip point voltage level. 제 1 항에 있어서,The method of claim 1, 상기 딜레이 감소수단은 데이타가 입력될 때에만 인에이블되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.And said delay reducing means is enabled only when data is input. 제 1 항에 있어서,The method of claim 1, 상기 딜레이 감소수단은 하이레벨 출력신호를 상기 트립 포인트 전압의 일정 범위내에서 상한치로 시프팅하는 제1 신호 변화폭 감소부와, 상기 트립 포인트 전압의 일정 범위내에서 하한치로 시프팅하는 제2 신호 변화폭 감소부로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.The delay reducing means may include a first signal change width reducing unit for shifting a high level output signal to an upper limit within a predetermined range of the trip point voltage, and a second signal change width shifting to a lower limit within a predetermined range of the trip point voltage. An input buffer of a semiconductor memory device, characterized in that consisting of a reduction unit. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 신호 변화폭 감소부는 상기 인버터 중 홀수번째 인버터의 출력노드와 접지사이에 각각 연결된 모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.And the first signal change width reducing part comprises a MOS transistor connected between the output node of the odd-numbered inverter and the ground of the inverter. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 신호 변화폭 감소부는 상기 인버터 중 홀수번째 인버터의 출력노드와 접지사이에 각각 연결된 저항으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.And the first signal change width reducing part comprises a resistor connected between the output node of the odd-numbered inverter and the ground, respectively, of the inverters. 제 4 항에 있어서,The method of claim 4, wherein 상기 모스 트랜지스터는 N채널 모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.The MOS transistor is an N-channel MOS transistor input buffer of the semiconductor memory device. 제 3 항에 있어서,The method of claim 3, wherein 제2 신호 변화폭 감소부는 전원전압과 상기 인버터 중 짝수번째 인버터의 출력노드 사이에 각각 연결된 모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.The second signal change width reducing unit is configured to include a MOS transistor connected between a power supply voltage and an output node of an even-numbered inverter among the inverters. 제 3 항에 있어서,The method of claim 3, wherein 제2 신호 변화폭 감소부는 전원전압과 상기 인버터 중 짝수번째 인버터의 출력노드 사이에 각각 연결된 저항으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.The second signal change width reducing portion is an input buffer of the semiconductor memory device, characterized in that consisting of a resistor connected between the power supply voltage and the output node of the even-numbered inverter of the inverter. 제 7 항에 있어서,The method of claim 7, wherein 상기 모스 트랜지스터는 P채널 모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.The MOS transistor is a P-channel MOS transistor input buffer of the semiconductor memory device.
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