KR100433487B1 - 반도체 집적회로 소자의 분리 산화막 형성 방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 39
- 239000004065 semiconductor Substances 0.000 title description 4
- 150000004767 nitrides Chemical class 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 3
- 229910019142 PO4 Inorganic materials 0.000 claims description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 claims description 2
- 239000010452 phosphate Substances 0.000 claims description 2
- 238000005406 washing Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 접합 누설 전류를 감소시키면서 접합 정전용량도 줄일 수 있는 얕은 트렌치 분리 방식의 분리 산화막 형성 방법에 관한 것이다. 본 발명에 따르면, 실리콘 기판 위에 제1 산화막과 질화막과 마스크층을 순차적으로 형성하고, 마스크층을 통하여 질화막과 제1 산화막과 실리콘 기판의 상부를 순차적으로 식각하여 실리콘 기판의 소정 영역에 트렌치를 형성한 후, 마스크층을 제거하고 트렌치의 표면을 따라 제2 산화막을 형성한다. 이이서, 질화막을 마스크로 하여 트렌치 바닥 부위의 제2 산화막을 제거한 후 트렌치 바닥 부위에 노출된 실리콘 기판을 소정 부분 제거하며, 트렌치 바닥 부위에 노출된 실리콘 기판의 상부 표면에 제3 산화막을 형성한다. 결과물 전면에 제4 산화막을 증착한 후 트렌치 내부에만 남도록 제4 산화막을 평탄화하고 질화막을 제거한다.
Description
본 발명은 반도체 집적회로 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 접합 누설 전류와 접합 정전용량을 감소시킬 수 있는 얕은 트렌치 분리 방식의 분리 산화막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 소자는 동일한 소자 내에 수 많은 단위 트랜지스터들이 집적되어 형성된다. 각각의 단위 트랜지스터들은 서로 전기적으로 분리되어야 하는데, 최근에는 얕은 트렌치 분리(Shallow Trench Isolation; STI) 방식에 의하여 형성되는 분리 산화막이 일반적으로 사용되고 있다.
그런데, 반도체 소자의 집적도가 증가함에 따라, STI 방식의 분리 산화막이 소자 파라미터에 주는 영향이 증가하고 있다. 특히, 소스/드레인 영역의 접합 누설 전류(Junction Leakage Current)를 제어하여 트랜지스터가 동작하지 않을 때의 전류 누설(IoffLeakage) 수준을 줄여야 하며, 접합 정전용량(Junction Capacitance)도 감소시켜 저전력 소자나 고속 소자에 충분히 대응할 수 있어야 한다.
본 발명은 전술한 바와 같은 종래기술에서의 요구와 필요를 충족시키기 위하여 안출된 것으로서, 본 발명의 목적은 접합 누설 전류를 감소시키면서 접합 정전용량도 줄일 수 있는 얕은 트렌치 분리 방식의 분리 산화막 형성 방법을 제공하기 위한 것이다.
도 1 내지 도 5는 본 발명의 실시예에 따른 분리 산화막 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 분리 산화막 11: 실리콘 기판
12: 제1 산화막 13: 질화막
14: 마스크층 15: 제2 산화막
16: 제3 산화막 17: 제4 산화막
이러한 목적을 달성하기 위하여, 본 발명은 다음의 각 단계를 포함하는 분리 산화막의 형성 방법을 제공한다: 실리콘 기판 위에 제1 산화막과 질화막을 순차적으로 형성한 후 분리 영역을 정의하는 마스크층을 형성하는 단계; 마스크층을 통하여 질화막과 제1 산화막과 실리콘 기판의 상부를 순차적으로 식각하여 실리콘 기판의 소정 영역에 트렌치를 형성하는 단계; 마스크층을 제거하고 트렌치의 표면을 따라 제2 산화막을 형성하는 단계; 질화막을 마스크로 하여 트렌치 바닥 부위의 제2 산화막을 제거한 후 트렌치 바닥 부위에 노출된 실리콘 기판을 소정 부분 제거하는단계; 트렌치 바닥 부위에 노출된 실리콘 기판의 상부 표면에 제3 산화막을 형성하는 단계; 결과물 전면에 제4 산화막을 증착한 후 트렌치 내부에만 남도록 제4 산화막을 평탄화하는 단계; 및 질화막을 제거하는 단계.
본 발명에 따른 분리 산화막 형성 방법에 있어서 제3 산화막은 제2 산화막에 접촉하는 실리콘 기판의 표면을 따라 더 형성되는 것이 바람직하며, 이웃하는 제3 산화막끼리 서로 연결될 수 있다.
또한, 제2 산화막과 제3 산화막은 열산화 방법에 의하여 형성되는 것이 바람직하며, 제4 산화막은 고밀도 플라즈마를 이용한 화학적 기상 증착 방식에 의하여 증착될 수 있다. 제4 산화막은 화학적-기계적 연마 공정 또는 전면 에치백 공정에 의하여 평탄화될 수 있으며, 질화막은 인산 식각액에 의하여 제거되는 것이 바람직하다. 또한, 질화막을 제거하는 단계는 제1 산화막을 제거하는 단계를 포함할 수 있으며, 본 발명에 따른 분리 산화막 형성 방법은 질화막을 제거하는 단계 후에 이루어지는 세정 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 5는 본 발명의 실시예에 따른 분리 산화막 형성 방법을 나타내는 공정 단면도이다. 각 도면에서는 동일한 구성요소에 동일한 참조번호를 사용하였으며, 도면의 명확한 이해를 돕기 위해 일부 구성요소는 다소 과장되거나 개략적으로 도시되었음을 밝혀둔다.
도 1을 참조하면, 실리콘 기판(11, Silicon Substrate) 위에 제1 산화막(12,Silicon Oxide, SiO2)을 열적으로 성장시키고, 그 상부에 질화막(13, Silicon Nitride, Si3N4)을 적당한 두께로 증착한다. 계속해서, 질화막(13) 위에 분리 영역을 정의하는 마스크층(14)을 형성한 후, 마스크층(14)을 통하여 질화막(13)과 제1 산화막(12)과 실리콘 기판(11)의 상부를 순차적으로 건식 식각하여 실리콘 기판(11)의 소정 영역에 트렌치(11a, Trench)를 형성한다.
질화막(13)은, 후술하는 바와 같이, 트렌치(11a)를 채우는 산화막에 대하여 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 진행할 때 연마 정지층(CMP Stopping Layer)의 역할을 수행하거나 전면 에치백(Blanket Etchback) 공정을 진행할 때 마스크층의 역할을 담당한다. 제1 산화막(12)은 그 위에 증착되는 질화막(13)에 의해 유발되는 기계적 스트레스가 실리콘 기판(11)에 영향을 미치는 것을 완화시켜 주는 완충막의 역할을 수행한다. 제1 산화막(12)의 두께와 질화막(13)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 제1 산화막(12)은 약 70~200Å, 질화막(13)은 약 500~1500Å의 두께로 형성된다. 한편, 마스크층(14)은 수천Å 두께의 감광 물질(Photo Resist)이 주로 사용된다.
이어서, 도 2에 도시된 바와 같이, 마스크층(도 1의 14)을 제거하고 열산화(Thermal Oxidation) 방법으로 제2 산화막(15)을 성장시킨다. 즉, 제2 산화막(15)은 실리콘 기판(11)의 트렌치(11a) 표면을 따라 소정의 두께로 형성된다. 계속해서, 질화막(13)을 마스크로 하여 전면 건식 식각(Blanket Dry Etch)을 실시하면, 트렌치(11a) 바닥 부위의 제2 산화막이 모두 제거된다. 이후, 습식 식각(WetEtch) 또는 등방성 건식 식각(Isotropic Dry Etch)을 이용하여, 트렌치(11a)의 바닥 부위에 노출된 실리콘 기판(11)을 소정 부분 제거한다. 따라서, 트렌치(11a) 바닥 부위에 인접한 활성 영역(active area) 하부의 실리콘 기판(11)도 일부 제거된다.
이어서, 도 3에 도시된 바와 같이, 제3 산화막(16)을 열산화 방법으로 성장시킨다. 따라서, 제3 산화막(16)은 트렌치(11a)의 바닥 부위에 노출되고 식각된 실리콘 기판(11)의 표면에 형성되고, 또한, 제2 산화막(15)에 접촉하는 실리콘 기판(11)의 표면을 따라서도 형성된다. 특히, 트렌치(11a) 바닥 부위에 인접한 활성 영역 하부의 실리콘 기판(11)이 일부 제거되므로, 이 부분에 형성된 제3 산화막(16)은 활성 영역 하부 쪽으로 일부 연장되어 형성된다.
계속해서, 도 4를 참조하면, 결과물 전면에 제4 산화막(17)을 두껍게 증착하고 평탄화시킨다. 제4 산화막(17)의 증착은 예를 들어 고밀도 플라즈마(High Density Plasma; HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식에 의하여 이루어지며, 평탄화는 화학적-기계적 연마 공정 또는 전면 에치백 공정을 이용한다. 질화막(13)은 제4 산화막(17)을 평탄화시킬 때 연마 정지층 또는 마스크층의 역할을 수행한다. 평탄화가 완료되면 제4 산화막(17)은 트렌치(도 3의 11a) 내부에만 남게 된다. 평탄화 공정의 특성상, 제4 산화막(17)의 상부면은 질화막(13)의 상부면보다 약간 낮아진다.
이어서, 도 5에 도시된 바와 같이, 질화막(도 4의 13)을 완전히 제거함으로써 분리 산화막(10)의 형성 공정이 완료된다. 결과적으로, 종래의 분리 산화막에대응하는 제4 산화막(17)의 측면과 하부면에 제2 산화막(15)과 제3 산화막(16)이 둘러싸고 있는 형태의 분리 산화막(10)이 형성된다. 질화막의 제거 공정에는 인산(H3PO4) 식각액이 바람직하게 사용될 수 있다. 질화막이 제거되면서 제1 산화막(도 4의 12)도 제거될 수 있고, 제4 산화막(17)의 높이가 낮아질 수 있다. 이후, 소정의 세정 공정을 추가할 수 있으며, 제1 산화막은 이러한 세정 공정에서 제거될 수도 있다.
한편, 본 발명의 다른 실시예에 따르면, 제3 산화막(도 3의 16)을 열적으로 성장시킬 때, 이웃하는 제3 산화막끼리 서로 연결되도록 형성할 수도 있다. 이는 활성 영역의 하부로 일부 연장되는 제3 산화막이 소스/드레인 영역의 하부를 완전히 차단하도록 하여 접합 정전용량을 축소하고 소자의 동작 속도를 향상시키기 위한 것이다.
이상 설명한 본 발명에 따른 분리 산화막의 형성 방법은 다음과 같은 효과가 있다.
접합 누설 전류는 주로 소스/드레인 영역으로부터 분리 산화막의 측면을 따라 발생한다. 본 발명의 분리 산화막 형성 방법에 따르면, 분리 산화막을 둘러싸고 있는 제2 산화막과 제3 산화막이 전류 누설 경로를 차단하기 때문에 접합 누설 전류를 효과적으로 감소시킬 수 있다. 특히, 디램(DRAM) 소자의 경우는 접합 누설 전류가 리프레쉬 특성 불량의 주요 요인이므로, 접합 누설 전류를 감소시킴으로써 리프레쉬 특성 개선의 효과도 기대할 수 있다.
또한, 활성 영역 하부로 일부 연장되어 형성되는 제3 산화막이 소스/드레인 영역의 하부에 위치하기 때문에 접합 정전용량을 효과적으로 감소시켜 소자의 동작 속도를 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (10)
- 실리콘 기판 위에 제1 산화막과 질화막을 순차적으로 형성한 후 분리 영역을 정의하는 마스크층을 형성하는 단계;상기 마스크층을 통하여 상기 질화막과 상기 제1 산화막과 상기 실리콘 기판의 상부를 순차적으로 식각하여 상기 실리콘 기판의 소정 영역에 트렌치를 형성하는 단계;상기 마스크층을 제거하고 상기 트렌치의 표면을 따라 제2 산화막을 형성하는 단계;상기 질화막을 마스크로 하여 상기 트렌치 바닥 부위의 상기 제2 산화막을 제거한 후 상기 트렌치 바닥 부위에 노출된 상기 실리콘 기판을 소정 부분 제거하는 단계;상기 트렌치 바닥 부위에 노출된 상기 실리콘 기판의 상부 표면에 제3 산화막을 형성하는 단계;상기 결과물 전면에 고밀도 플라즈마에 의한 화학기상증착 방식에 의해 제4 산화막을 증착한 후 상기 트렌치 내부에만 남도록 상기 제4 산화막을 평탄화하여 분리산화막을 형성하는 단계; 및상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항에 있어서, 상기 제3 산화막은 상기 제2 산화막에 접촉하는 상기 실리콘 기판의 표면을 따라 더 형성되는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 이웃하는 상기 제3 산화막끼리 서로 연결되는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제2 산화막은 열산화 방법에 의하여 형성되는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제3 산화막은 열산화 방법에 의하여 형성되는 것을 특징으로 하는 분리 산화막 형성 방법.
- 삭제
- 제 1 항에 있어서, 상기 제4 산화막은 화학적-기계적 연마 공정 또는 전면 에치백 공정에 의하여 평탄화되는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항에 있어서, 상기 질화막은 인산 식각액에 의하여 제거되는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항에 있어서, 상기 질화막을 제거하는 단계는 상기 제1 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 분리 산화막 형성 방법.
- 제 1 항에 있어서, 상기 질화막을 제거하는 단계 후에 이루어지는 세정 단계를 더 포함하며,상기 세정 단계에서 상기 제1 산화막이 제거되는 것을 특징으로 하는 분리 산화막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081785A KR100433487B1 (ko) | 2001-12-20 | 2001-12-20 | 반도체 집적회로 소자의 분리 산화막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081785A KR100433487B1 (ko) | 2001-12-20 | 2001-12-20 | 반도체 집적회로 소자의 분리 산화막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030050994A KR20030050994A (ko) | 2003-06-25 |
| KR100433487B1 true KR100433487B1 (ko) | 2004-05-31 |
Family
ID=29576805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0081785A KR100433487B1 (ko) | 2001-12-20 | 2001-12-20 | 반도체 집적회로 소자의 분리 산화막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100433487B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714492B1 (ko) * | 2005-10-28 | 2007-05-07 | 삼성광주전자 주식회사 | 진공청소기의 집진장치 |
| JP6679849B2 (ja) | 2015-07-01 | 2020-04-15 | 味の素株式会社 | 樹脂組成物 |
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| KR19990019497A (ko) * | 1997-08-29 | 1999-03-15 | 구본준 | 격리막 및 그 형성 방법 |
| KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
-
2001
- 2001-12-20 KR KR10-2001-0081785A patent/KR100433487B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030050994A (ko) | 2003-06-25 |
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