KR100419875B1 - Method for forming gate in cmos image sensor device - Google Patents
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Abstract
본 발명은 씨모스 이미지 센서 소자의 게이트 형성 방법에 관한 것으로, 미세한 게이트 패턴에 열악한 특성을 보이는 두꺼운 옥사이드 및 폴리머를 이용한 실리사이드 블록킹 레이어 대신에, 우수한 스텝 커버리지 특성을 갖고 있는 퍼니스 폴리 실리콘 레이어를 사용하여 게이트 폴리 실리사이드 페일 및 엑티브 영역의 논-실리사이드 페일을 동시에 방지하므로써, 소자의 특성향상 및 수율개선, 원가절감의 효과를 발생시킬 수 있는 기술을 제공한다. 이를 위한 본 발명에 의한 씨모스 이미지 센서 소자의 게이트 형성 방법은 샬로우 트렌치 분리막이 형성된 실리콘 기판 위에 실리사이드 블록킹 산화막을 형성하는 단계와, 상기 실리사이드 블록킹 산화막 위에 게이트 한정을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행하는 단계와, 상기 게이트 한정 후 게이트 산화 공정을 실시하여 노출된 실리콘 기판 위에 게이트 산화막을 형성하는 단계와, 상기 구조물 위에 게이트 폴리 실리콘막을 형성한 후 상기 실리사이드 블록킹 산화막이 노출되도록 화학적기계적연마(CMP) 공정으로 평탄화하는 단계와, 상기 구조물 위에 금속막을 형성한 후 어닐 공정을 실시하여 상기 금속막과 상기 게이트 폴리 실리콘막이 접하는 부분에 실리사이드막을 형성하는 단계와, 상기 금속막을 제거하는 단계와, 상기 실리사이드 블록킹 산화막을 습식각에 의해 제거한 후 NM/PM 이온주입 공정을 실시하는 단계와, 상기 게이트 폴리 실리콘막과 게이트 산화막으로 이루어진 게이트의 측벽에 LDD 스페이서를 형성한 후 N+/P+ 이온주입 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method for forming a gate of a CMOS image sensor device, using a furnace polysilicon layer having excellent step coverage characteristics instead of a silicide blocking layer using a thick oxide and a polymer exhibiting poor characteristics in a fine gate pattern. By preventing the gate polysilicide fail and the non-silicide fail of the active region at the same time, it provides a technique that can improve the characteristics of the device, improve the yield, and reduce the cost. The gate forming method of the CMOS image sensor device according to the present invention comprises the steps of forming a silicide blocking oxide film on a silicon substrate on which a shallow trench isolation film is formed, and after forming a photo mask for gate definition on the silicide blocking oxide film / Forming a gate oxide film on the exposed silicon substrate by performing an etching process, performing a gate oxidation process after the gate defining, and forming a gate polysilicon film on the structure and then exposing the silicide blocking oxide film to be exposed. Planarizing by a mechanical polishing (CMP) process, forming a metal film on the structure, and performing an annealing process to form a silicide film on a portion where the metal film and the gate polysilicon film contact each other, and removing the metal film. Wow Performing a NM / PM ion implantation process after removing the rearside blocking oxide layer by wet etching, and forming an LDD spacer on the sidewall of the gate formed of the gate polysilicon layer and the gate oxide layer, and then performing an N + / P + ion implantation process. It characterized in that it comprises a step of proceeding.
Description
본 발명은 씨모스 이미지 센서(CMOS Image Sensor; CIS) 소자의 게이트 형성 방법에 관한 것으로, 특히 0.18㎛ CMOS 이미지 센서 소자의 가장 중요한 특성인 포토 다이오드(photo diode)의 닥크(dark) 신호 특성 향상을 위한 졍션 리키지(juntion leakage)를 향상시킨 CMOS 이미지 센서 소자의 게이트 형성 방법에 관한 것이다.The present invention relates to a method for forming a gate of a CMOS image sensor (CIS) device, in particular to improve the dark signal characteristics of a photo diode, which is the most important characteristic of a 0.18㎛ CMOS image sensor device. It relates to a gate forming method of a CMOS image sensor device with improved junction leakage for.
도 1a 내지 도 1i는 종래 기술에 따른 씨모스 이미지 센서 소자의 게이트 형성 방법을 설명하기 위한 공정 단면도로서, 그 제조 공정은 다음과 같다.1A to 1I are cross-sectional views illustrating a gate forming method of a CMOS image sensor device according to the related art, and a manufacturing process thereof is as follows.
먼저, 도 1a를 참조하면, 실리콘(Si) 기판(1) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(2)을 형성한다.First, referring to FIG. 1A, a shallow trench isolation (STI) film 2 for device isolation is formed on a silicon (Si) substrate 1.
그 다음, 도 1b를 참조하면, 게이트 산화막(3)을 형성한 후 그 위에 게이트 폴리 실리콘막(4)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크(5)를 형성한 후 사진/식각 공정(6)을 진행한다. 이때, 게이트 폴리 실리콘막(4)은 등방성 식각된다.Next, referring to FIG. 1B, after forming the gate oxide film 3, a gate polysilicon film 4 is deposited thereon. After that, a photo mask 5 for gate definition is formed, and then a photo / etch process 6 is performed. At this time, the gate polysilicon film 4 is isotropically etched.
그 다음, 도 1c를 참조하면, 게이트 한정 후 NM/PM 이온을 주입(7)한다.Next, referring to FIG. 1C, NM / PM ions are implanted 7 after gate definition.
그 다음, 도 1d를 참조하면, 게이트 측벽에 LDD 스페이서(8)를 형성한 후 N+/P+ 이온주입 공정(9)을 진행한다.Next, referring to FIG. 1D, after forming the LDD spacer 8 on the gate sidewall, an N + / P + ion implantation process 9 is performed.
그 다음, 도 1e를 참조하면, 도 1d의 구조물 위에 실리사이드 블록킹 포토 레지스트(또는 산화막)(10)을 형성한다.Next, referring to FIG. 1E, a silicide blocking photoresist (or oxide layer) 10 is formed on the structure of FIG. 1D.
그 다음, 도 1f를 참조하면, 상기 게이트 폴리 실리콘막(4)이 노출될 때까지 상기 실리사이드 블록킹 포토 레지스트(또는 산화막)(10)를 화학적기계적연마(CMP) 공정으로 평탄화한다.Next, referring to FIG. 1F, the silicide blocking photoresist (or oxide layer) 10 is planarized by a chemical mechanical polishing (CMP) process until the gate polysilicon film 4 is exposed.
그 다음, 도 1g를 참조하면, 도 1f의 구조물 위에 실리사이드 형성을 위한 금속막(11)을 증착한 후 어닐(anneal) 공정을 실시한다. 이때, 금속막(11)과 게이트 폴리 실리콘막(4)이 접하는 부분(게이트 폴리 실리콘막 상부)은 어닐 공정후 금속 실리사이드막(12)이 형성된다.Next, referring to FIG. 1G, an annealing process is performed after depositing a metal film 11 for forming silicide on the structure of FIG. 1F. At this time, the metal silicide film 12 is formed after the annealing process on the portion where the metal film 11 and the gate polysilicon film 4 contact each other (upper gate polysilicon film).
그 다음, 도 1h를 참조하면, 상기 금속막(11)을 제거한다. 이로써, 게이트 폴리 실리콘 상부 부분에는 실리사이드막(12)이 남아 있게 된다.Next, referring to FIG. 1H, the metal film 11 is removed. As a result, the silicide layer 12 remains in the upper portion of the gate polysilicon.
그 다음, 도 1i를 참조하면, 상기 실리사이드 블록킹 포토 레지스트(또는 산화막)(10)를 습식각으로 제거한 후 트랜지스터의 제조를 완성한다.Next, referring to FIG. 1I, the silicide blocking photoresist (or oxide layer) 10 is removed by wet etching to complete the manufacture of the transistor.
종래의 CMOS 기술을 근간으로 한 이미지 디바이스의 대표적인 CMOS 이미지 센서(CMOS IMAGE SENSOR; CIS)는 포토 다이오드 영역인 액티브 지역의 논-실리사이드(non-silicide) 형성 문제가 가장 큰 이슈(issue)로 떠오르고 있다. 이는 CIS 소자의 중요한 소자특성중 하나인 다크(dark) 신호에 관련된 졍션 리키지(junction leakage)를 극소화 시키는 방안으로, 종래의 트랜지스터를 형성한 후 포토 레지스터(photo resist; PR)와 같은 폴리머 레이어(polymer layer)나 혹은 옥사이드 레이어(oxide layer)를 이용하여 폴리 게이트만 실리사이드화(silicidation) 한다.Representative CMOS image sensor (CIS) of the image device based on the conventional CMOS technology, the problem of the formation of non-silicide in the active region, which is a photodiode region, has emerged as the biggest issue. . This method minimizes junction leakage related to dark signals, one of the important device characteristics of CIS devices. After forming a conventional transistor, a polymer layer such as a photoresist (PR) is formed. Only the poly gate is silicidated using a polymer layer or an oxide layer.
하지만, 종래의 방법은 스텝 커버리지(step coverage) 특성이 열악한 폴리머(polymer) 또는 옥사이드 레이어를 이용하므로써 고집적화된 트랜지스터들간의 갭 필링(gap-filling) 문제를 야기시켜 논-실리사이드(non-silicide) 페일(fail)을 유발시킬수 있다. 한편, 종래의 방법은 트랜지스터 형성을 완료한 후 폴리머(또는 옥사이드) 레이어를 화학적기계적연마(CMP) 하기 때문에 충분한 오버(over) 화학적기계적연마(CMP) 마진(margin)을 확보할수 없고, 그에 따라 다이(die) 내 패턴 밀도 차에 의한 언더(under) 화학적기계적연마(CMP)가 발생, 역시 게이트 폴리 실리사이드 페일을 유발시킬 수 있다.However, the conventional method causes a gap filling problem between highly integrated transistors by using a polymer or oxide layer having poor step coverage characteristics, thereby causing non-silicide failure. may cause (fail). On the other hand, the conventional method cannot obtain sufficient over chemical mechanical polishing (CMP) margin because the CMP of the polymer (or oxide) layer is completed after the transistor formation is completed. Under chemical mechanical polishing (CMP) occurs due to the difference in pattern density in the die, which can also cause gate polysilicide fail.
종래 기술에 따른 CMOS 이미지 센서 소자의 게이트 형성 방법은 도 2a와 같이, 스텝 커버리지(step coverage) 특성이 열악한 블록킹 포토 레지스트(또는 산화막)(10)을 증착시 조밀한 트랜지스터 밀도에 의해 심(seam; 15)을 유발시킨다. 도 2b는 화학적기계적연마(CMP) 공정 후 노출된 실리콘 기판(1)의 모습이다. 도 2c는 상부에 금속막(11) 증착시 실리사이드 블록킹 포토 레지스트(또는 산화막) 증착시 생긴 심(seam; 15)을 통해 실리콘 기판(1)이 금속막(11)과 접하여 어닐 공정 후 실리콘 기판(엑티브 영역; 1)에 실리사이드막(16)이 형성되어 엑티브 영역의 논-살리사이드 페일(non-salicide fail)을 유발한다.The gate forming method of the CMOS image sensor device according to the prior art is a seam due to the dense transistor density during deposition of the blocking photoresist (or oxide film) 10 having poor step coverage characteristics as shown in FIG. 2A. 15) cause. 2B is a view of the silicon substrate 1 exposed after the chemical mechanical polishing (CMP) process. FIG. 2C illustrates that after the silicon substrate 1 is in contact with the metal film 11 through a seam 15 generated during deposition of the silicide blocking photoresist (or oxide film) when the metal film 11 is deposited thereon, the silicon substrate ( The silicide layer 16 is formed in the active region 1 to cause a non-salicide fail of the active region.
또한, 종래의 게이트 형성 방법은 트랜지스터가 형성된 상태에서 블록킹 포토 레지스트(또는 산화막)(10)을 화학적기계적연마(CMP)를 실시하기 때문에 오버(over) 화학적기계적연마(CMP) 마진이 충분하지 않다. 이러한 상황에서 도 3a와 같이, 다이(die) 내 패턴 밀도에 따라 블록킹 포토 레지스트(또는 산화막)(10)의 두께 차이 및 도 3b와 같이 화학적기계적연마(CMP) 유니포미티(uniformity) 열화[일반적으로 패턴이 조밀(dense)하면 식각비가 낮아짐, 로딩(loading) 결과]에 따른 언더(under) 화학적기계적연마(CMP) 발생의 경우 도 3c와 같이 게이트 폴리 실리콘 실리사이드 페일이 유발된다. 이는 소자 특성에 치명적이며, 낮은 공정 마진에 의해 비용상승을 초래하게 된다.In addition, since the conventional gate forming method performs chemical mechanical polishing (CMP) on the blocking photoresist (or oxide film) 10 in the state where the transistor is formed, the over chemical mechanical polishing (CMP) margin is not sufficient. In this situation, as shown in FIG. 3A, the thickness difference of the blocking photoresist (or oxide film) 10 according to the pattern density in the die, and the chemical mechanical polishing (CMP) uniformity deterioration as shown in FIG. As the pattern is dense, the etching ratio is lowered, and under the loading of CMP, the gate polysilicon silicide fail is generated as shown in FIG. 3C. This is critical for device characteristics and leads to cost increases due to low process margins.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 미세한 게이트 패턴에 열악한 특성을 보이는 두꺼운 옥사이드(thick oxide) 및 폴리머(polymer)를 이용한 실리사이드 블록킹 레이어 대신에, 우수한 스텝 커버리지(step coverage) 특성을 갖고 있는 퍼니스 폴리 실리콘 레이어(furnace poly Si layer)를 사용하여 게이트 폴리 실리사이드 페일 및 엑티브 영역의 논-실리사이드 페일을 동시에 방지하므로써, 소자의 특성향상 및 수율개선, 원가절감의 효과를 발생시킬 수 있는 씨모스 이미지 센서 소자의 게이트 형성 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide an excellent step coverage (instead of a silicide blocking layer using a thick oxide and a polymer exhibiting poor characteristics in a fine gate pattern). Furnace poly Si layer, which has step coverage, is used to prevent gate polysilicide fail and non-silicide fail of active area at the same time, thereby improving device characteristics, yield and cost reduction. The present invention provides a method for forming a gate of a CMOS image sensor device.
도 1a 내지 도 1i는 종래 기술에 따른 씨모스 이미지 센서 소자의 게이트 형성 방법을 설명하기 위한 공정 단면도1A to 1I are cross-sectional views illustrating a gate forming method of a CMOS image sensor device according to the related art.
도 2a 내지 도 2c는 종래 기술에 따른 씨모스 이미지 센서 소자의 게이트 형성시 문제점을 설명하기 위한 공정 단면도2A to 2C are cross-sectional views illustrating a problem in forming a gate of the CMOS image sensor device according to the related art.
도 3a 내지 도 3c는 종래 기술에 따른 씨모스 이미지 센서 소자의 게이트 형성시 다른 문제점을 설명하기 위한 공정 단면도3A to 3C are cross-sectional views illustrating another problem in forming a gate of the CMOS image sensor device according to the related art.
도 4a 내지 도 4i는 본 발명에 의한 씨모스 이미지 센서 소자의 게이트 형성 방법을 설명하기 위한 공정 단면도4A to 4I are cross-sectional views illustrating a gate forming method of the CMOS image sensor device according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
41 : 실리콘 기판 42 : 샬로우 트렌치 분리막41 silicon substrate 42 shallow trench separator
43 : 실리사이드 블록킹 산화막 44 : 포토 마스크43: silicide blocking oxide film 44: photo mask
46 : 게이트 산화막 47 : 게이트 폴리 실리콘막46: gate oxide film 47: gate polysilicon film
48 : 금속막 49 : 실리사이드막48 metal film 49 silicide film
51 : 스페이서 또는 스페이서막51: spacer or spacer film
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서 소자의 게이트 형성 방법은,Gate forming method of the CMOS image sensor device of the present invention for achieving the above object,
샬로우 트렌치 분리막이 형성된 실리콘 기판 위에 실리사이드 블록킹 산화막을 형성하는 단계와,Forming a silicide blocking oxide film on the silicon substrate on which the shallow trench isolation film is formed;
상기 실리사이드 블록킹 산화막 위에 게이트 한정을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행하는 단계와,Forming a photo mask for defining a gate on the silicide blocking oxide layer and then performing a photo / etch process;
상기 게이트 한정 후 게이트 산화 공정을 실시하여 노출된 실리콘 기판 위에게이트 산화막을 형성하는 단계와,Performing a gate oxidation process after the gate definition to form a gate oxide film on the exposed silicon substrate;
상기 구조물 위에 게이트 폴리 실리콘막을 형성한 후 상기 실리사이드 블록킹 산화막이 노출되도록 화학적기계적연마(CMP) 공정으로 평탄화하는 단계와,Forming a gate polysilicon layer on the structure, and then planarizing it by a chemical mechanical polishing (CMP) process to expose the silicide blocking oxide layer;
상기 구조물 위에 금속막을 형성한 후 어닐 공정을 실시하여 상기 금속막과 상기 게이트 폴리 실리콘막이 접하는 부분에 실리사이드막을 형성하는 단계와,Forming a silicide film on a portion where the metal film is in contact with the gate polysilicon film by performing an annealing process after forming a metal film on the structure;
상기 금속막을 제거하는 단계와,Removing the metal film;
상기 실리사이드 블록킹 산화막을 습식각에 의해 제거한 후 NM/PM 이온주입 공정을 실시하는 단계와,Performing a NM / PM ion implantation process after removing the silicide blocking oxide layer by wet etching;
상기 게이트 폴리 실리콘막과 게이트 산화막으로 이루어진 게이트의 측벽에 LDD 스페이서를 형성한 후 N+/P+ 이온주입 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.And forming an LDD spacer on a sidewall of the gate including the gate polysilicon layer and the gate oxide layer, and then performing an N + / P + ion implantation process.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4i는 본 발명에 의한 씨모스 이미지 센서 소자의 게이트 형성 방법을 설명하기 위한 공정 단면도로서, 그 제조 공정은 다음과 같다.4A to 4I are cross-sectional views illustrating a method for forming a gate of the CMOS image sensor device according to the present invention, and the manufacturing process thereof is as follows.
먼저, 도 4a를 참조하면, 실리콘(Si) 기판(41) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(42)을 형성한다.First, referring to FIG. 4A, a shallow trench isolation (STI) film 42 for device isolation is formed on a silicon (Si) substrate 41.
그 다음, 도 4b를 참조하면, 도 4a의 구조물 위에 실리사이드 블록킹 산화막(43)을 형성한다. 그리고, 게이트 한정(define)을 위한 포토 마스크(44)를형성한 후 사진/식각 공정(45)을 진행한다.Next, referring to FIG. 4B, a silicide blocking oxide layer 43 is formed on the structure of FIG. 4A. After the photo mask 44 is formed for gate definition, the photo / etch process 45 is performed.
이때, 실리사이드 블록킹 산화막(43)은 이방성 식각된다. 그리고, 상기 실리사이드 블록킹 산화막의 증착두께는 3000∼5000Å이고, 상기 실리사이드 블록킹 산화막의 증착방법은 PE-TEOS, LP-TEOS, O3-USG, HDP 산화막 중 하나를 사용한다.At this time, the silicide blocking oxide layer 43 is anisotropically etched. In addition, the deposition thickness of the silicide blocking oxide film is 3000 to 5000 ,, and the deposition method of the silicide blocking oxide film uses one of PE-TEOS, LP-TEOS, O3-USG, and HDP oxide film.
그 다음, 도 4c를 참조하면, 게이트 한정 후 게이트 산화(oxidation) 공정을 실시하여 노출된 실리콘 기판(41) 위에 게이트 산화막(46)을 형성한다.Next, referring to FIG. 4C, a gate oxide layer 46 is formed on the exposed silicon substrate 41 by performing a gate oxidation process after gate definition.
그 다음, 도 4d를 참조하면, 도 4c의 구조물 위에 스텝 커버리지(step coverage) 특성이 양호한 게이트 폴리 실리콘막(47)을 증착한다. 도시된 바와 같이, 양호한 스텝 커버리지 특성에 의해 한정(define)된 홈(groove) 사이로 완벽하게 충진(gap-filling)된 모습을 볼수 있다.Next, referring to FIG. 4D, a gate polysilicon film 47 having good step coverage is deposited on the structure of FIG. 4C. As shown, it can be seen that the gap is perfectly filled between grooves defined by good step coverage characteristics.
상기 게이트 폴리 실리콘막의 증착두께는 2000∼5000Å의 범위를 갖으며, 상기 게이트 폴리 실리콘막의 증착방법은 저압-노(LP-furnace) 공정에서 실시한다. 그리고, 상기 게이트 폴리 실리콘막의 증착조건은 570∼650℃의 온도와, 25∼90Pa의 압력과, SiH4/Si2H6가스를 이용한다. 또한, 상기 게이트 폴리 실리콘막의 화학적기계적연마(CMP) 슬러리는 「SiO 베이스(base) + KOH」이다. 상기 게이트 폴리 실리콘막의 제거율은 1000∼4000Å/min이고, 상기 게이트 폴리 실리콘막의 허용 오차는 ±5∼20%이다.The deposition thickness of the gate polysilicon film is in the range of 2000 to 5000 GPa, and the deposition method of the gate polysilicon film is performed in a low pressure furnace (LP-furnace) process. The deposition conditions of the gate polysilicon film are a temperature of 570 to 650 ° C., a pressure of 25 to 90 Pa, and a SiH 4 / Si 2 H 6 gas. In addition, the chemical mechanical polishing (CMP) slurry of the gate polysilicon film is "SiO base + KOH". The removal rate of the gate polysilicon film is 1000 to 4000 s / min, and the tolerance of the gate polysilicon film is ± 5 to 20%.
그 다음, 도 4e를 참조하면, 상기 실리사이드 블록킹 산화막(43)이 노출되도록 상기 게이트 폴리 실리콘막(47)을 화학적기계적연마(CMP) 공정으로 평탄화한다. 여기서, 종래에서는 LDD 스페이서 및 이온주입 공정까지 진행된 후 화학적기계적연마(CMP) 공정이 진행되므로 화학적기계적연마(CMP) 공정을 멈추는 작업이 반드시 필요 하였지만(만일, 오버(over)-CMP가 일어나면 게이트 폴리의 도펀트 농도 및 폴리 실리콘(Si) 표면의 그레인(grain) 구조도 변할 수 있어 트랜지스터 소자의 특성저하가 야기될 수 있다.), 본 발명의 게이트 폴리의 화학적기계적연마(CMP) 공정은 실리사이드 블록킹 산화막의 두께를 충분히 가져가 오버(over)-CMP 마진 역시 충분히 확보가 가능하다.Next, referring to FIG. 4E, the gate polysilicon layer 47 is planarized by a chemical mechanical polishing (CMP) process so that the silicide blocking oxide layer 43 is exposed. Here, in the related art, since the mechanical mechanical polishing (CMP) process is performed after the LDD spacer and the ion implantation process, it is necessary to stop the chemical mechanical polishing (CMP) process (if over-CMP occurs, the gate poly Dopant concentration and grain structure of the polysilicon (Si) surface may also change, which may result in deterioration of the transistor device.), The chemical mechanical polishing (CMP) process of the gate poly of the present invention is a silicide blocking oxide film. With enough thickness, over-CMP margin can also be secured.
그 다음, 도 4f를 참조하면, 도 4e의 구조물 위에 실리사이드막을 형성하기 위한 금속막(48)을 증착한 후, 어닐 공정을 실시한다. 이때, 금속막(48)과 게이트 폴리 실리콘막(47)이 접하는 부분(게이트 폴리 실리콘막 상부)은 어닐 공정후 금속 실리사이드막(49)이 형성된다. 그러므로, 본 발명에서는 충분한 오버(over)-CMP 마진을 가지므로 게이트 폴리 실리사이드막의 페일이 발생되지 않으며, 또한 게이트 폴리 실리콘막의 단차로 인해 엑티브 영역의 논-실리사이드(non-silicide) 페일이 발생되는 문제를 방지할 수 있다.Next, referring to FIG. 4F, a metal film 48 for forming a silicide film is deposited on the structure of FIG. 4E, and then an annealing process is performed. At this time, the metal silicide film 49 is formed after the annealing process on the portion where the metal film 48 and the gate polysilicon film 47 contact (the upper gate polysilicon film). Therefore, in the present invention, the gate polysilicide film fails to fail because of sufficient over-CMP margin, and the non-silicide fail of the active region occurs due to the step difference of the gate polysilicon film. Can be prevented.
여기서, 상기 금속막은 Co/Ti, Co/TiN, Ni/Ti, Ni/TiN 중 어느 하나를 사용한다. 그리고, 상기 어닐 공정은 RTP(Rapid Thermal Process)로 진행하며, 상기 어닐 공정의 온도는 400∼700℃이다.Here, the metal film uses any one of Co / Ti, Co / TiN, Ni / Ti, and Ni / TiN. The annealing process proceeds to a rapid thermal process (RTP), and the temperature of the annealing process is 400 to 700 ° C.
그 다음, 도 4g를 참조하면, 상기 금속막(48)을 제거한다. 이로써, 게이트 폴리 실리콘 상부 부분에는 실리사이드막(49)이 남아 있게 된다.Next, referring to FIG. 4G, the metal film 48 is removed. As a result, the silicide layer 49 remains in the upper portion of the gate polysilicon.
그 다음, 도 4h를 참조하면, 상기 실리사이드 블록킹 산화막(43)을 습식각에 의해 제거한 후 NM/PM 이온주입(50) 공정을 실시한다.4H, the silicide blocking oxide layer 43 is removed by wet etching, followed by NM / PM ion implantation 50.
여기서, 상기 실리사이드 블록킹 산화막의 습식각 용액은 1:99 HF, BOE을 사용하고, 상기 실리사이드 블록킹 산화막의 습식각 허용 오차는 ±5∼20%이다.Here, the wet etching solution of the silicide blocking oxide film is 1:99 HF, BOE, and the wet etching tolerance of the silicide blocking oxide film is ± 5 to 20%.
그 다음, 도 4i를 참조하면, 게이트 측벽에 LDD 스페이서(51)를 형성한 후 N+/P+ 이온주입 공정(52)을 진행하여 트랜지스터의 제조를 완성한다.Next, referring to FIG. 4I, after the LDD spacer 51 is formed on the gate sidewall, an N + / P + ion implantation process 52 is performed to complete the manufacture of the transistor.
본 발명은 0.18㎛ CMOS 이미지 센서 소자에 적용이 가능하며, 기타 졍션 리키지(junction leakage)에 민감한 소자에서의 실리사이드 형성(엑티브를 제외한 폴리 게이트)에의 적용이 가능하다.The present invention is applicable to 0.18 mu m CMOS image sensor devices, and to silicide formation (poly gate except active) in devices sensitive to junction leakage.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 씨모스 이미지 센서 소자의 게이트 형성 방법에 의하면, 미세한 게이트 패턴에 열악한 특성을 보이는 두꺼운 옥사이드(thick oxide) 및 폴리머(polymer)를 이용한 실리사이드 블록킹 레이어 대신에, 우수한 스텝 커버리지(step coverage) 특성을 갖고 있는 퍼니스 폴리 실리콘 레이어(furnace poly Si layer)를 사용하여 게이트 폴리 실리사이드 페일 및 엑티브 영역의 논-실리사이드 페일을 동시에 방지하므로써, 소자의 특성향상 및 수율개선, 원가절감의 효과를 얻을 수 있다.As described in detail above, according to the gate forming method of the CMOS image sensor device according to the present invention, instead of the silicide blocking layer using a thick oxide and polymer exhibiting poor characteristics in a fine gate pattern Improves device characteristics and yields by simultaneously preventing the gate polysilicide fail and the non-silicide fail of the active region by using a furnace poly Si layer having excellent step coverage. Cost savings can be achieved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000044862A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method for manufacturing metal transistor of semiconductor device |
| KR20010059974A (en) * | 1999-12-31 | 2001-07-06 | 박종섭 | A method for fabricating dual gate electrode |
| KR20020002932A (en) * | 2000-06-30 | 2002-01-10 | 박종섭 | Method for forming gate electrode of semiconductor device |
| KR20020009266A (en) * | 2000-07-25 | 2002-02-01 | 박종섭 | Transistor in a semiconductor device and fabricating method thereof |
| US6504210B1 (en) * | 2000-06-23 | 2003-01-07 | International Business Machines Corporation | Fully encapsulated damascene gates for Gigabit DRAMs |
-
2002
- 2002-04-26 KR KR10-2002-0022900A patent/KR100419875B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000044862A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method for manufacturing metal transistor of semiconductor device |
| KR20010059974A (en) * | 1999-12-31 | 2001-07-06 | 박종섭 | A method for fabricating dual gate electrode |
| US6504210B1 (en) * | 2000-06-23 | 2003-01-07 | International Business Machines Corporation | Fully encapsulated damascene gates for Gigabit DRAMs |
| KR20020002932A (en) * | 2000-06-30 | 2002-01-10 | 박종섭 | Method for forming gate electrode of semiconductor device |
| KR20020009266A (en) * | 2000-07-25 | 2002-02-01 | 박종섭 | Transistor in a semiconductor device and fabricating method thereof |
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| KR20030084269A (en) | 2003-11-01 |
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