KR100414733B1 - A method for forming a metal-insulator-metal capacitor - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 65
- 239000002184 metal Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000003990 capacitor Substances 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000000206 photolithography Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 55
- 239000011229 interlayer Substances 0.000 description 27
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로,The present invention relates to a method of forming an M capacitor,
기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성한 다음, 상기 반사방지막 및 하부금속층을 식각하여 트렌치를 형성하고 전체표면상부에 유전체막을 형성한 다음, 상기 트렌치를 포함한 전체표면상부에 플레이트전극용 상부금속층을 형성하고 플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부금속층과 유전체막을 식각하여 상기 반사방지막을 노출시킨 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막과 하부금속층을 식각하여 아날로그 캐패시터를 형성하는 공정으로 단차를 완화시켜 후속공정시 소자의 특성 열화를 방지하고 그에 따른 수율 및 생산성을 향상시킬 수 있는 기술이다.A lower metal layer for the charge storage electrode is formed on the substrate, and an anti-reflection film is formed thereon. Then, the anti-reflection film and the lower metal layer are etched to form a trench, and a dielectric film is formed on the entire surface. The upper metal layer for the plate electrode is formed on the surface, and the upper metal layer and the dielectric layer are etched by the photolithography process using a plate electrode mask to expose the anti-reflection film, and then the anti-reflection film and the lower portion by the photolithography process using the storage electrode mask. The process of forming an analog capacitor by etching the metal layer to reduce the step to prevent the deterioration of the characteristics of the device in the subsequent process, thereby improving the yield and productivity.
Description
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히 아날로그 캐패시터로서 높은 Q ( quality factor ) 값을 갖으며 전극으로서 공핍 ( depletion ) 이 거의 없고 저항이 낮은 금속 플레이트 또는 텅스텐 플레이트를 사용하는 MIM ( metal-insulator-metal 또는 tungsten-insulator-tungsten ) 캐패시터를 형성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for forming an MCM capacitor, and in particular, an MIM (metal-) using a metal plate or a tungsten plate having a high Q (quality factor) value as an analog capacitor and little depletion and a low resistance as an electrode. insulator-metal or tungsten-insulator-tungsten) capacitors.
현재, MIM 캐패시터는 테스트 진행중인 사항이라 고정된 구조를 갖고 있지는 않지만 현재 테스트 진행중인 구조는, PMD ( pre metal dielectric ) 공정 완료후에 하부 플레이트 금속 증착, 유전체막인 절연막 증착 및 상부 플레이트 금속 증착 공정으로 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 금속 식각의 공정을 진행하고, 산화막 계통의 HSQ ( hydrogen silsesquioxane ) 과 산화막 구조를 형성한 다음, 캐패시터로 인한 단차 완화를 위한 CMP 공정으로 상기 산화막을 평탄화식각한다.Currently, MIM capacitors are under test and do not have a fixed structure, but the structure under test is based on the completion of the pre metal dielectric (PMD) process, the lower plate metal deposition, the dielectric film insulation film, and the upper plate metal deposition process. To define, the upper plate metal etching, the dielectric film etching and the lower metal etching process are performed, and the oxide layer is formed of hydrogen silsesquioxane (HSQ) and an oxide structure, and then the oxide film is subjected to a CMP process to alleviate the step difference caused by the capacitor. Etching is performed.
그러나, 상기 평탄화식각공정시 단차가 높은 부분의 HSQ 가 노출되어 식각되는 문제점이 있다.However, in the planarization etching process, there is a problem in which the high stepped HSQ is exposed and etched.
이때, 상기 HSQ 는 상기 산화막 보다 높은 식각선택비로 인하여 상기 산화막 보다 빨리 식각되기 때문에 캐패시터가 구비되는 부분 상측의 HSQ 가 식각된다.In this case, since the HSQ is etched faster than the oxide due to the etching selectivity higher than that of the oxide, the HSQ of the upper portion of the capacitor is etched.
따라서, CMP 공정시 공정 마진을 감소시키고 비아 콘택 공정시 하부층의 손상이 용이하게 발생할 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.Therefore, the process margin may be reduced during the CMP process, and the lower layer may be easily damaged during the via contact process, thereby degrading the characteristics and reliability of the semiconductor device and lowering the yield of the semiconductor device.
도 1a 내지 도 1c 는 종래기술에 따른 엠아이엠 ( metal-insulator-metal ) 캐패시터 형성방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming a metal-insulator-metal capacitor according to the prior art.
도 1a를 참조하면, 전하저장전극으로 사용되는 하부 금속층(13)을 준비하고, 그 상부에 반사방지막(15)을 형성한다.Referring to FIG. 1A, a lower metal layer 13 used as a charge storage electrode is prepared, and an antireflection film 15 is formed thereon.
그리고, 상기 반사방지막(15) 상부에 유전체막(17)을 형성한다. 이때, 상기 유전체막(17)은 절연막으로 형성한다.In addition, a dielectric film 17 is formed on the anti-reflection film 15. At this time, the dielectric film 17 is formed of an insulating film.
그리고, 상기 유전체막(17) 상부에 플레이트전극으로 사용되는 상부 금속층(19)을 형성한다.An upper metal layer 19 used as a plate electrode is formed on the dielectric layer 17.
그 다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부 금속층(19)과 유전체막(17)을 식각한다.Next, the upper metal layer 19 and the dielectric layer 17 are etched by a photolithography process using a plate electrode mask.
그리고, 금속배선 및 저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막(15)과 하부금속층(13)을 식각하여 금속배선 및 저장전극으로 구비되는 하부 금속층(13)패턴을 형성한다.The anti-reflection film 15 and the lower metal layer 13 are etched by a photolithography process using a metal wiring and a storage electrode mask to form a lower metal layer 13 pattern provided as the metal wiring and the storage electrode.
이때, 상기 하부금속층(13)패턴, 유전체막(17) 및 상부 금속층(19)은 아날로그 캐패시터를 형성한다.In this case, the lower metal layer 13 pattern, the dielectric layer 17 and the upper metal layer 19 form an analog capacitor.
도 1b를 참조하면, 전체표면상부에 제1층간절연막(21)인 USG 절연막, 제2층간절연막(23)인 HSQ 절연막 그리고, 제3층간절연막(25)인 제3층간절연막(25)인 USG 절연막을 적층한다.Referring to FIG. 1B, the USG insulating film, which is the first interlayer insulating film 21, the HSQ insulating film, which is the second interlayer insulating film 23, and the USG, the third interlayer insulating film 25, which is the third interlayer insulating film 25, are formed on the entire surface. An insulating film is laminated.
이때, 상기 HSQ 절연막은 낮은 유전상수를 갖는 SOG ( spin on glass ) 계통의 절연막이다.In this case, the HSQ insulating film is an SOG (spin on glass) insulating film having a low dielectric constant.
도 1c를 참조하면, 상기 제3층간절연막(25)인 USG 절연막을 CMP 하여 상기 제2층간절연막(23)인 HSQ 절연막이 노출되며, 상기 HSQ 절연막이 과도식각되어 상기 제3층간절연막(25)의 남은 부분 보다 낮은 단차를 갖게 된다.Referring to FIG. 1C, the USG insulating film, which is the third interlayer insulating film 25, is CMP to expose the HSQ insulating film, which is the second interlayer insulating film 23, and the HSQ insulating film is excessively etched so that the third interlayer insulating film 25 is exposed. It will have a lower step than the remainder of.
이는 후속 콘택 공정을 어렵게 하거나 문제점이 유발된다.This makes subsequent contact processes difficult or problematic.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 하부 금속층에 트렌치를 형성하는 공정으로 아날로그 캐패시터를 형성하여 CMP 공정시 HSQ 절연막이 노출되지 않도록 실시함으로써 후속공정을 용이하게 실시할 수 있도록 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.As described above, in order to solve the problems according to the related art, an analog capacitor is formed in a process of forming a trench in a lower metal layer so that the HSQ insulating film is not exposed during the CMP process, thereby easily performing the subsequent process. The purpose of the present invention is to provide a method for forming an M capacitor which enables high integration of a semiconductor device.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.1A to 1C are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.
도 2a 내지 도 2k 는 본 발명의 제1실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.2A to 2K are cross-sectional views showing a capacitor forming method of a semiconductor device in a first embodiment of the present invention.
도 3a 내지 도 3g 는 본 발명의 제2실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.3A to 3G are cross-sectional views showing a capacitor forming method of a semiconductor device in a second embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
13,33 : 하부금속층 15,35 : 반사방지막13,33: lower metal layer 15,35: antireflection film
17,41 : 유전체막 19,43,71 : 상부금속층17,41 dielectric film 19,43,71 upper metal layer
21,49,75 : 제1층간절연막 23,51,77 : 제2층간절연막21,49,75: first interlayer insulating film 23,51,77: second interlayer insulating film
25,53,79 : 제3층간절연막 37 : 제1감광막패턴25, 53, 79: third interlayer insulating film 37: first photoresist film pattern
39 : 트렌치 45,73 : 제2감광막패턴39: trench 45,73: second photosensitive film pattern
47 : 제3감광막패턴 55,81 : 금속배선47: third photosensitive film pattern 55,81: metal wiring
이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성하는 공정과,저장전극 마스크보다 작은 크기로 디자인된 노광마스크를 이용하여 전하저장전극 영역 내측의 상기 반사방지막 및 하부금속층을 식각해 트렌치를 형성하는 공정과,전체표면상부에 유전체막 및 플레이트전극용 상부금속층을 소정두께 형성하는 공정과,플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부금속층과 유전체막을 식각하여 상기 반사방지막을 노출시키는 공정과,저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막과 하부금속층을 식각하는 공정을 포함하는 것을 제1특징으로 한다.MEM capacitor formation method according to the present invention to achieve the above object, the process of forming a lower metal layer for the charge storage electrode on the substrate and the anti-reflection film on the upper, and the exposure designed to a smaller size than the storage electrode mask Forming a trench by etching the anti-reflection film and the lower metal layer inside the charge storage electrode region by using a mask, forming a predetermined thickness on the entire surface of the dielectric film and the plate electrode, and forming a plate electrode mask. And a step of exposing the anti-reflection film by etching the upper metal layer and the dielectric film using a photolithography process, and etching the anti-reflection film and the lower metal layer by a photolithography process using a storage electrode mask. .
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성하는 공정과,저장전극 마스크보다 작은 크기로 디자인된 노광마스크를 이용하여 전하저장전극 영역 내측의 상기 반사방지막 및 하부금속층을 식각해 트렌치를 형성하는 공정과,전체표면상부에 유전체막을 소정두께 형성하는 공정과,상기 트렌치를 매립하는 플레이트전극용 상부금속층을 형성하는 공정과,상기 유전체막의 노출된 부분을 식각하는 공정과,저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막 및 하부금속층을 식각하는 공정을 포함하는 것을 제2특징으로 한다.In addition, in order to achieve the above object, the M capacitor forming method according to the present invention, forming a lower metal layer for the charge storage electrode on the substrate and forming an anti-reflection film on the upper, and designed to a smaller size than the storage electrode mask Forming a trench by etching the anti-reflection film and the lower metal layer inside the charge storage electrode region using the exposed exposure mask, forming a predetermined thickness on the entire surface of the charge storage electrode, and forming an upper portion of the plate electrode to fill the trench. The second feature includes forming a metal layer, etching the exposed portion of the dielectric film, and etching the anti-reflection film and the lower metal layer by a photolithography process using a storage electrode mask.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2k 는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도이다.2A to 2K are cross-sectional views illustrating a method of forming an M capacitor according to an embodiment of the present invention.
도 2a를 참조하면, 하부금속층(33)을 형성하고, 상기 하부금속층(33) 상부에 반사방지막(35)을 형성한다.Referring to FIG. 2A, a lower metal layer 33 is formed, and an anti-reflection film 35 is formed on the lower metal layer 33.
이때, 상기 반사방지막(35)은 티타늄 질화막으로 형성한다.In this case, the anti-reflection film 35 is formed of a titanium nitride film.
도 2b를 참조하면, 상기 반사방지막(35) 상부에 제1감광막패턴(37)을 형성한다. 이때, 상기 제1감광막패턴(37)은 단차가 높아지는 캐패시터 영역의 하부금속층(33)을 식각할 수 있도록, 특히 후속 콘택공정시 사용될 영역을 식각할 수 있도록 디자인된 마스크를 이용하여 형성된 것이다. 여기서, 상기 마스크는 저장전극 마스크보다 작은 크기로 형성된 것이다.Referring to FIG. 2B, a first photoresist layer pattern 37 is formed on the anti-reflection layer 35. In this case, the first photoresist layer pattern 37 is formed by using a mask designed to etch the lower metal layer 33 of the capacitor region where the step height increases, particularly to etch the region to be used in a subsequent contact process. Here, the mask is formed to a size smaller than the storage electrode mask.
도 2c를 참조하면, 상기 제1감광막패턴(37)을 마스크로 하여 상기 반사방지막(35) 및 하부 금속층(33)을 일정두께 식각하여 트렌치(39)를 형성한다.Referring to FIG. 2C, the trench 39 is formed by etching the anti-reflection film 35 and the lower metal layer 33 by a predetermined thickness using the first photoresist pattern 37 as a mask.
도 2d를 참조하면, 상기 트렌치(39)를 포함한 전체표면상부에 유전체막(41)을 형성한다.Referring to FIG. 2D, a dielectric film 41 is formed over the entire surface including the trench 39.
도 2e 및 도 2f 를 참조하면, 상기 유전체막(41) 상부에 상부 금속층(43)을 형성한다.2E and 2F, an upper metal layer 43 is formed on the dielectric film 41.
그리고, 상기 상부금속층(43) 상부에 제2감광막패턴(45)을 형성한다.A second photoresist layer pattern 45 is formed on the upper metal layer 43.
이때, 상기 제2감광막패턴(45)은 캐패시터의 플레이트전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.그 다음, 상기 제2감광막패턴(45)을 마스크로 하여 상기 상부금속층(43)을 패터닝하고 상기 제2감광막패턴(45)을 제거한다.In this case, the second photoresist pattern 45 is formed by an exposure and development process using a plate electrode mask of a capacitor. Then, the upper metal layer 43 is patterned using the second photoresist pattern 45 as a mask. Then, the second photoresist layer pattern 45 is removed.
도 2g를 참조하면, 상기 상부금속층(43)을 마스크로하여 상기 유전체막(41)을 식각한다. 이때, 상기 유전체막(41) 식각공정은 상기 상부금속층(43)과의 식각선택비 차이를 이용하여 실시한다.Referring to FIG. 2G, the dielectric layer 41 is etched using the upper metal layer 43 as a mask. In this case, the etching process of the dielectric layer 41 is performed by using an etching selectivity difference from the upper metal layer 43.
도 2i 를 참조하면, 전체표면상부에 제3감광막패턴(47)을 형성한다. 이때,상기 제3감광막패턴(47)은 전하저장전극용 마스크를 이용한 노광 및 현상공정으로 형성된 것이다.Referring to FIG. 2I, a third photosensitive film pattern 47 is formed on the entire surface. In this case, the third photoresist pattern 47 is formed by an exposure and development process using a mask for a charge storage electrode.
그리고, 상기 제3감광막패턴(47)을 마스크로 하여 상기 반사방지막(35)과 하부금속층(33)을 식각하여 전하저장전극을 정의한다.The anti-reflection film 35 and the lower metal layer 33 are etched using the third photoresist pattern 47 as a mask to define a charge storage electrode.
도 2j를 참조하면, 전체표면상부에 제1층간절연막(49)을 형성한다. 이때, 상기 제1층간절연막(49)은 PECVD 방법을 이용한 TEOS ( tetraethylorthosilicate ) 막으로 형성한다.Referring to FIG. 2J, a first interlayer insulating film 49 is formed over the entire surface. In this case, the first interlayer insulating layer 49 is formed of a tetraethylorthosilicate (TEOS) film using a PECVD method.
그리고, 상기 제1층간절연막(49) 상부에 제2층간절연막(51)을 형성하고 그 상부에 제3층간절연막(53)을 형성한다.A second interlayer insulating film 51 is formed on the first interlayer insulating film 49, and a third interlayer insulating film 53 is formed on the first interlayer insulating film 49.
이때, 상기 제2층간절연막(51)은 낮은 유전상수를 갖는 절연막으로 형성한다. 예를들면, SOG, HSQ 등과 같다. 그리고, 상기 제3층간절연막(53)은 상기 제1층간절연막(49)과 같은 물질로 형성한다.At this time, the second interlayer insulating film 51 is formed of an insulating film having a low dielectric constant. For example, SOG, HSQ, and the like. The third interlayer insulating film 53 is formed of the same material as the first interlayer insulating film 49.
도 2k를 참조하면, 상기 제3,2,1층간절연막(53,51,49)을 순차적으로 식각하여 상기 상부금속층(43) 및 하부금속층(33)에 콘택되는 금속배선(55)을 형성한다.Referring to FIG. 2K, the third, second, and first interlayer insulating layers 53, 51, and 49 are sequentially etched to form metal wires 55 contacting the upper metal layer 43 and the lower metal layer 33. .
도 3a 내지 도 3g 는 본 발명의 제2실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도로서, 상기 도 2d 의 공정까지 실시한 후의 공정을 도시한 것이다.3A to 3G are cross-sectional views illustrating a method of forming an M capacitor according to a second embodiment of the present invention, and illustrate a process after the process of FIG. 2D is performed.
도 3a를 참조하면, 전체표면상부에 상부금속층(71)을 형성한다.Referring to FIG. 3A, the upper metal layer 71 is formed on the entire surface.
이때, 상기 상부금속층(71)은 상기 트렌치(39)를 매립할 수 있는 두께로 형성한다.In this case, the upper metal layer 71 is formed to a thickness to fill the trench 39.
도 3b를 참조하면, 상기 유전체막(41)과의 식각선택비 차이를 이용하여 상기 유전체막(41)이 노출될때까지 평탄화식각하여 상기 트렌치(39)를 상부금속층(71)으로 매립한다.Referring to FIG. 3B, the trench 39 is filled with the upper metal layer 71 by planarization etching until the dielectric film 41 is exposed using an etching selectivity difference from the dielectric film 41.
도 3c를 참조하면, 상기 상부금속층(71)을 마스크로 하여 상기 노출된 유전체막(41)을 식각한다.Referring to FIG. 3C, the exposed dielectric layer 41 is etched using the upper metal layer 71 as a mask.
도 3d를 참조하면, 전체표면상부에 제2감광막패턴(73)을 형성한다. 이때, 상기 제2감광막패턴(73)은 전하저장전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.Referring to FIG. 3D, a second photosensitive film pattern 73 is formed on the entire surface. In this case, the second photoresist pattern 73 is formed by an exposure and development process using a charge storage electrode mask.
도 3e를 참조하면, 상기 제2감광막패턴(73)을 마스크로 하여 상기 하부금속층(33)을 식각하고 상기 제2감광막패턴(73)을 제거함으로써 아날로그 캐패시터를 형성한다.Referring to FIG. 3E, an analog capacitor is formed by etching the lower metal layer 33 and removing the second photoresist pattern 73 using the second photoresist pattern 73 as a mask.
도 3f를 참조하면, 전체표면상부에 제1층간절연막(75) 및 제2층간절연막(77)을 형성하고 그 상부에 제3층간절연막(79)을 형성하여 평탄화시킨다.Referring to FIG. 3F, a first interlayer insulating film 75 and a second interlayer insulating film 77 are formed on the entire surface, and a third interlayer insulating film 79 is formed thereon and planarized.
이때, 상기 제1,3층간절연막(75,79)은 PE-TEOS 절연막으로 형성한다.In this case, the first and third interlayer insulating films 75 and 79 are formed of a PE-TEOS insulating film.
그리고, 상기 제2층간절연막(77)은 낮은 유전상수를 갖는 절연막으로 형성한다. 예를 들면, SOG나 HSQ 가 있다.The second interlayer insulating film 77 is formed of an insulating film having a low dielectric constant. For example, there are SOG and HSQ.
그리고, 상기 제3층간절연막(79)의 평탄화식각공정은 CMP 공정으로 실시한다.The planarization etching process of the third interlayer insulating film 79 is performed by a CMP process.
도 3g를 참조하면, 상기 제3,2,1층간절연막(79,77,75)을 통하여 상기 하부금속층(33) 및 상부금속층(71)에 콘택되는 금속배선(81)을 형성한다.Referring to FIG. 3G, metal wires 81 contacting the lower metal layer 33 and the upper metal layer 71 are formed through the third, second, and first interlayer insulating layers 79, 77, and 75.
이상에서 설명한 바와 같이 본 발명에 따른 엠아이엠 캐패시터 형성방법은, 하부금속층에 트렌치를 형성하고 그 상부에 상부금속층이 구비되는 아날로그형 캐패시터를 형성하여 소자의 단차를 완화시킴으로써 후속 평탄화공정시 소자의 특성 열화를 방지하는 효과를 제공한다.As described above, the M capacitor formation method according to the present invention, by forming a trench in the lower metal layer and an analog capacitor having an upper metal layer on the upper part to mitigate the step of the device characteristics of the device during the subsequent planarization process Provides the effect of preventing deterioration.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038350A KR100414733B1 (en) | 2001-06-29 | 2001-06-29 | A method for forming a metal-insulator-metal capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038350A KR100414733B1 (en) | 2001-06-29 | 2001-06-29 | A method for forming a metal-insulator-metal capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002666A KR20030002666A (en) | 2003-01-09 |
| KR100414733B1 true KR100414733B1 (en) | 2004-01-13 |
Family
ID=27751870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0038350A KR100414733B1 (en) | 2001-06-29 | 2001-06-29 | A method for forming a metal-insulator-metal capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100414733B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457226B1 (en) * | 2001-12-20 | 2004-11-16 | 동부전자 주식회사 | Method for forming capacitor of semiconductor device |
| KR100997780B1 (en) * | 2003-09-05 | 2010-12-02 | 매그나칩 반도체 유한회사 | Method for forming mim capacitor |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19980040659A (en) * | 1996-11-29 | 1998-08-17 | 김광호 | Capacitor Manufacturing Method of Semiconductor Memory Device |
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-
2001
- 2001-06-29 KR KR10-2001-0038350A patent/KR100414733B1/en active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002666A (en) | 2003-01-09 |
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