KR100403317B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 트렌치를 이용한 소자분리절연막 형성 공정에서 트렌치를 형성하고, 전체표면 상부에 제1매립절연막을 형성한 다음, 상기 제1매립절연막을 전면식각하여 상기 트렌치의 측벽에 스페이서를 형성하되, 상기 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성한 후 상기 트렌치 상부 모서리에 질소(N)이온을 이온주입한 다음, 희생산화공정을 실시하여 상기 트렌치 상부 모서리를 라운드하게 형성한 후 제2매립절연막을 형성한 다음, 평탄화공정을 실시하여 상기 트렌치를 매립하는 소자분리절연막을 형성함으로써 상기 트렌치의 매립특성을 향상시키는 동시에 후속 소오스/드레인영역을 형성하기 위해 이온주입된 보론이 소자분리절연막으로 이동하는 것을 방지하여 접합누설전류 특성 및 공정 수율을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 트렌치의 상부 모서리에 질소(N)이온을 이온주입하여 접합영역에 이온주입되는 보론(B)의 확산을 방지하여 접합영역의 전기적 특성을 향상시키고, 상기 트렌치 측벽에 절연막 스페이서를 형성함으로써 상기 트렌치의 매립특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
그리고, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
상기 트렌치를 이용한 소자분리공정은 소자분리영역으로 예정되는 반도체기판을 식각하여 트렌치를 형성한 후 매립절연막을 형성하여 상기 트렌치를 매립시킨 다음, 평탄화공정을 실시하여 소자분리절연막을 형성하는 방법이다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어 감에 따라 종횡비가 증가하여 도 1 에 도시된 바와 같이 반도체기판(11)에 형성되는 트렌치를 매립절연막(13)으로 매립하는 경우 보이드(15)가 발생하여 소자분리절연막의 절연특성을 저하시키는 문제점이 있다. 또한, 트렌치의 상부 모서리가 날카롭게 형성되는 경우 전기장이 집중되어 소자의 전기적 특성을 저하시킬 수 있으며, 이로 인하여 후속 소오스/드레인영역을 형성하기 위해 주입된 보론이 열처리공정 시 상기 소자분리절연막으로 이동(boron pile up)현상이 발생하여 도 2 의 ⓧ에 도시된 바와 같이 소자분리절연막(14)에 인접한 소오스/드레인영역(16)의 프로파일이 변화되어 소자의 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 상부 모서리에 질소(N)이온을 이온주입함으로써 상기 트렌치 상부 모서리를 라운드하게 형성하는 동시에 후속 소오스/드레인영역을 형성하기 위해 이온주입된 보론이 소자분리절연막으로 이동하는 것을 방지하여 접합누설전류 특성 및 공정 수율을 향상시키고, 상기 트렌치 측벽에 절연막 스페이서를 형성하여 트렌치의 매립특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 및 도 2 는 종래기술에 따른 반도체소자의 제조방법에 의한 문제점을 도시한 단면도.
도 3a 내지 도 3f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체기판 13 : 매립절연막
14, 42 : 소자분리절연막 15 : 보이드
16, 43 : 소오스/드레인영역 33 : 패드산화막패턴
35 : 질화막패턴 37 : 트렌치
39 : 제1매립절연막 40 : 스페이서
41 : 제2매립절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
전체표면 상부에 소정 두께의 절연막을 형성하는 공정과,
상기 절연막을 전면식각하여 상기 트렌치의 측벽에 절연막 스페이서를 형성하되, 상기 절연막 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성하는 공정과,
상기 노출된 트렌치 상부 모서리에 질소(N)이온을 이온주입하는 공정과,
상기 구조를 희생산화시켜 상기 트렌치 상부 모서리를 라운드하게 형성하는 공정과,
전체표면 상부에 매립절연막을 형성하는 공정과,
상기 매립절연막을 평탄화시켜 상기 트렌치를 매립하는 소자분리절연막을 형성하는 공정과,
상기 질화막패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 형성한다.
다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막패턴을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판(31)을 식각하여 질화막패턴(35)과 패드산화막패턴(33)을 형성하는 동시에 트렌치(37)를 형성한다.
다음, 상기 감광막패턴을 제거한다.
그 다음, 전체표면 상부에 제1매립절연막(39)을 형성한다. 이때, 상기 제1매립절연막(39)은 HDP CVD 방법으로 형성되는 산화막으로서, 상기 트렌치(37)가 완전히 매립되지 않도록 2000 ∼ 4000Å 두께 형성한다. (도 3a 참조)
다음, 상기 제1매립절연막(39)을 전면식각하여 상기 트렌치(37)의 측벽에 스페이서(40)를 형성한다. 이때, 상기 스페이서(40)는 상기 트렌치(37) 상부 모서리가 노출되도록 형성한다. 상기 스페이서(40) 형성 후 도 3b 의 ⓨ부분과 같이 트렌치(37) 상부 모서리가 날카롭게 형성된다. (도 3b 참조)
그 다음, 상기 노출된 트렌치(37) 상부 모서리에 질소(N)이온을 이온주입한다. 이때, 상기 이온주입공정은 반도체기판(31)에 수직한 방향에서 20 ∼ 40° 기울어지게 경사(tilt)를 주어 1×1014∼ 1×1016도즈의 질소이온을 이온주입하여 실시된다. 상기 질소(N)이온을 이온주입함으로써 후속공정으로 형성되는 트랜지스터를 구성하는 소오스/드레인영역에 주입되는 보론이 소자분리절연막으로 이동하는 것을 방지할 수 있다. (도 3c 참조)
다음, 상기 구조를 희생산화시켜 도 3d 의 ⓩ부분처럼 상기 트렌치(37) 상부 모서리를 라운드하게 형성한다. 이때, 상기 희생산화공정은 1000 ∼ 1100℃의 온도에서 건식산화공정을 실시하여 50 ∼ 150Å의 열산화막을 형성하였다가 제거하는 방법으로 실시된다. (도 3d 참조)
그 다음, 전체표면 상부에 제2매립절연막(41)을 형성한다. 이때 상기 상기 제2매립절연막(41)은 상기 제1매립절연막(39)과 같은 종류의 산화막으로 2000 ∼4000Å 두께 형성하여 상기 트렌치(37)를 완전히 매립시킨다. (도 3e 참조)
다음, 상기 제2매립절연막(41)을 화학적 기계적 연마(chemical mechanical polishing)공정으로 평탄화시켜 상기 트렌치(37)을 매립시키는 소자분리절연막(42)을 형성한다.
다음, 상기 질화막패턴(35)을 제거한다.
그 후, 후속공정으로 세정공정을 실시한 후 게이트절연막(도시안됨), 게이트전극(도시안됨) 및 소오스/드레인영역(43)을 형성하여 모스트랜지스터를 형성한다. 이때, 상기 소오스/드레인영역(43)의 프로파일에 변화가 없음을 알 수 있다. (도 3f 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 트렌치를 이용한 소자분리절연막 형성 공정에서 트렌치를 형성하고, 전체표면 상부에 제1매립절연막을 형성한 다음, 상기 제1매립절연막을 전면식각하여 상기 트렌치의 측벽에 스페이서를 형성하되, 상기 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성한 후 상기 트렌치 상부 모서리에 질소(N)이온을 이온주입한 다음, 희생산화공정을 실시하여 상기 트렌치 상부 모서리를 라운드하게 형성한 후 제2매립절연막을 형성한 다음, 평탄화공정을 실시하여 상기 트렌치를 매립하는 소자분리절연막을 형성함으로써 상기 트렌치의 매립특성을 향상시키는 동시에 후속 소오스/드레인영역을 형성하기 위해 이온주입된 보론이 소자분리절연막으로 이동하는 것을 방지하여 접합누설전류 특성 및 공정 수율을 향상시키는 이점이 있다.
Claims (5)
- 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,전체표면 상부에 소정 두께의 제1매립절연막을 형성하는 공정과,상기 제1매립절연막을 전면식각하여 상기 트렌치의 측벽에 스페이서를 형성하되, 상기 스페이서는 상기 트렌치의 상부 모서리가 노출되도록 형성하는 공정과,상기 노출된 트렌치 상부 모서리에 질소(N)이온을 이온주입하는 공정과,상기 구조를 희생산화시켜 상기 트렌치 상부 모서리를 라운드하게 형성하는 공정과,전체표면 상부에 제2매립절연막을 형성하는 공정과,상기 제2매립절연막을 평탄화시켜 상기 트렌치를 매립하는 소자분리절연막을 형성하는 공정과,상기 질화막패턴을 제거하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1매립절연막은 2000 ∼ 4000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 이온주입공정은 반도체기판의 수직한 방향에 대하여 20 ∼ 40° 경사를 주어 1×1014∼ 1×1016도즈의 질소이온을 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 희생산화공정은 1000 ∼ 1100℃의 온도에서 건식산화공정을 실시하여 50 ∼ 150Å의 열산화막을 형성하였다가 제거하여 트렌치 상부 모서리를 라운드하게 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2매립절연막은 2000 ∼ 4000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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