KR100400528B1

KR100400528B1 - 메모리셀장치및그제조방법

Info

Publication number: KR100400528B1
Application number: KR1019970002920A
Authority: KR
Inventors: 볼프강 크라우트슈나이더; 프란츠 호프만; 볼프강 로에스너
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1996-02-02
Filing date: 1997-01-31
Publication date: 2003-11-14
Also published as: DE59610908D1; EP0788165A3; US5821591A; KR970063683A; DE19603810C1; TW317033B; US6180458B1; JPH09213816A; EP0788165A2; EP0788165B1

Abstract

메모리 셀 장치는 평면 MOS 트랜지스터를 가지는 제 1 메모리 셀 및 수직 MOS 트랜지스터를 가지는 제 2 메모리 셀을 포함한다. 평면 MOS 트랜지스터(14a, 13, 14a; 14b, 13, 14b)는 이런 경우에 평행한 스트립 형태 트렌치(5)의 하부 및 상부에 배열된다. 수직 MOS 트랜지스터(14a, 9, 14b)는 트렌치(5)의 측벽에 배열된다. 메모리 셀 장치는 1F²(F: 최소 구조 크기)의 각 메모리 셀을 위한 평균 면적 요구로 제조될 수 있다.

Description

메모리 셀 장치 및 그 제조 방법{MEMORY CELL ARRANGEMENT AND METHOD FOR ITS PRODUCTION}

대용량의 데이터를 저장하기 위하여, 예를 들어 DP 응용, 또는 음악 또는 이미지의 디지털 저장을 위한 제품은 주로 기계적인 이동형 부품, 이를테면 하드 디스크 메모리, 플로피 디스크 또는 콤팩트 디스크를 가지는 메모리 시스템으로 만들어진다. 이런 이동형 부품은 기계적 마모를 받을 수 있다. 더욱이, 이들은 상당히 큰 체적을 요구하고 느린 데이터 접근을 허용한다. 게다가, 이들은 진동과 위치에 대해 민감하고 작동을 위해 상당히 높은 전력 소모를 가지기 때문에 이런 메모리 시스템은 제한된 범위의 휴대용 시스템에만 사용될 수 있다.

상대적으로 저용량의 데이터를 저장하기 위하여, 반도체 기초 읽기 전용 메모리가 공지되어 있다. 이것은 종종 MOS 트랜지스터가 메모리 셀로서 사용되는 평면, 집적된 실리콘 회로로서 실현된다. 트랜지스터는 워드 라인에 접속되는 게이트 전극을 통해 선택된다. MOS 트랜지스터의 입력은 기준선에 접속되고 출력은 비트 라인에 접속된다. 읽기 작동 동안, 입력 및 출력은 트랜지스터를 통해 흐르는 전류의 유무에 할당된다. 논리값 0 및 1은 대응적으로 할당된다. 0 및 1의 저장은 MOS 트랜지스터가 제조되지 않거나 비트 라인에 접속된 도전성 접속이 상태 "트랜지스터를 통해 전류가 흐르지 않는다"에 할당된 논리값이 저장되는 메모리 셀로 실현되지 않는다는 점에서 기술적 용어로 효과적이다. 선택적으로, 채널 영역의 서로 다른 이온 주입에 기인하는 서로 다른 문턱 전압을 가지는 MOS 트랜지스터가 2 논리값을 위해 실현될 수 있다.

이런 반도체 기초 메모리는 저장 정보에 대한 임의 접근을 허용한다. 정보를 읽는데 요구되는 전력은 기계적인 이동 부품을 가지는 전술된 메모리 시스템의 경우 보다 명확히 적다. 이동 부품이 요구되지 않기 때문에, 기계적 마모와 진동에 대한 민감도는 반도체 기초 메모리에 적용되지 않는다. 그러므로 반도체 기초 메모리는 이동형 시스템에도 사용될 수 있다.

전술된 실리콘 메모리는 평면 구조를 가진다. 그러므로 최소 면적 요구는 각각의 메모리 셀을 위해 요구되게 되고, 가장 바람직한 경우에 4F²인데, F는 개별 기술로 제조될 수 있는 가장 작은 구조 크기이다.

읽기 전용 메모리 형태의 수직 MOS 트랜지스터의 사용은 미합중국 특허 A 제 4 954 854호에 개시되어 있다. 이런 목적을 위해, 실리콘 기판의 표면은 소스 영역에 의해 하부 영역에 인접되고 드레인 영역에 의해 기판의 표면에 인접되며 측면을 따라 채널이 배열되는 트렌치를 가진다. 트렌치의 표면은 게이트 유전체를 가지며, 트렌치는 게이트 전극으로 채워진다. 0 및 1은 이런 배열에서 트렌치가 에칭되지 않고 트랜지스터가 논리값 중 하나를 위해 제조되지 않기 때문에 구분된다.

MOS 트랜지스터를 구비하는 메모리 셀을 포함하는 읽기 전용 메모리 셀 장치는 독일연방공화국 특허 A1 제 42 14 923호에 개시되어 있다. 이런 MOS 트랜지스터는 소스 영역이 트렌치의 하부에 인접하고 드레인 영역이 기판의 표면에 인접하고 채널 영역이 기판 표면에 수직하고 기판 표면에 평면인 트렌치의 측면과 하부에 인접하는 트렌치를 따라 배열된다. 채널 영역의 표면은 게이트 유전체를 가진다. 게이트 전극은 가장자리 커버(스페이서)로서 디자인된다. 논리값 0과 1은 채널 이온 주입에 의해 영향을 받는 서로 다른 문턱 전압에 의해 구별된다. 채널 이온 주입 동안, 주입 이온은 주입이 반대편의 그늘 효과 때문에 한 측면을 따라서만 고의로 영향을 받는 소정의 각도로 개별 트렌치 표면에 충격을 가한다.

본 발명에 기초하는 문제는 증가된 저장 밀도가 얻어지고, 그 결과 대용량 데이터용 읽기 전용 메모리로서 적당하며 적은 제조 단계 및 높은 수율로 제조될 수 있는 반도체 기초 메모리 셀 장치를 상술하는 것이다. 더욱이, 이런 메모리 셀 장치의 제조 방법을 상술하는 것이다.

도 1은 제 1 채널 이온 주입 후 기판을 도시하는 도면.

도 2는 스트립 형태의 트렌치의 에칭 후 기판을 도시하는 도면.

도 3은 제 1 마스크의 형성 및 트렌치 측벽에 절연 구조 제조 후 기판의 평면도.

도 4는 도 3의 Ⅳ-Ⅳ에 따른 기판의 단면도.

도 5는 도 2에 도시된 단면에 대응하는 도 3의 Ⅴ-Ⅴ에 따른 기판의 단면도.

도 6은 수직 MOS 트랜지스터를 위한 게이트 유전체와 게이트 전극의 형성 후 도 4에 도시되는 기판의 단면도.

도 7은 수직 MOS 트랜지스터의 게이트 전극을 커버하는 절연 스페이서의 형성 후, 평면 MOS 트랜지스터를 위한 게이트 유전체의 형성 후, 트렌치에 대해 횡적으로 진행하는 제 1 워드 라인의 형성 후 도 5에 도시되는 기판의 단면도.

도 8은 소스/드레인 영역의 형성 후 도 6에 대응하는 기판의 단면도.

도 9는 도 7과 도 8에 도시된 단면이 각각 Ⅶ-Ⅶ와 Ⅷ-Ⅷ에 의해 표시되는 기판의 평면도.

도 10은 트렌치의 하부에 배열된 소스/드레인 영역에 접촉하는 비트 라인의형성 후 도 8에 대응하는 기판의 단면도.

도 11은 3×3 메모리 셀 쌍을 가지는 메모리 셀 장치를 위한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 기판3 : 공핍 채널

5 : 트렌치8 : 게이트 유전체

9 : 도핑 폴리실리콘 스페이서14a,14b : 소스/드레인 영역

본 발명에 따르면, 이런 문제는 특허 청구 범위 제 1항에 따른 메모리 셀 장치 및 특허 청구 범위 제 11항에 따른 그 제조 방법에 의해 해결된다. 본 발명의 추가적 진보는 종속항으로부터 한정된다.

본 발명에 따른 메모리 셀 장치는 반도체 기판에서 실현된다. 적어도 주영역대에 단결정 실리콘을 가지는 기판이 바람직하게는 반도체 기판으로서 사용된다. 단결정 실리콘 웨이퍼 및 SOI 기판이 모두 반도체 기판으로서 적당하다.

메모리 셀 장치는 적어도 하나의 MOS 트랜지스터를 각각 포함하는 다수의 메모리 셀을 가진다. 이런 경우에, 제 1 메모리 셀은 평행하게 진행하는 열로 배열된 평면 MOS 트랜지스터를 포함한다. 본질적으로 평행하게 진행하고 열에 평행하게 진행하는 스트립 형태의 트렌치가 반도체 기판의 주영역에 제공된다. 열은 트렌치 하부와 및 인접한 트렌치 사이의 주영역에 선택적으로 배열된다.

제 2 메모리 셀은 주영역에 대해 수직이고 트렌치의 측벽에 각각 실현되는 MOS 트랜지스터를 포함한다.

제 1 메모리 셀 및 제 2 메모리 셀은 MOS 트랜지스터의 기술적 이온 주입에 관련하여 구별한다. 그러나, 저장 능력에 관련하여 제 1 메모리 셀과 제 2 메모리 셀은 동일하다.

또한 서로 다른 문턱 전압으로 MOS 트랜지스터를 제조함으로써 메모리 셀 장치를 제조하는 동안 메모리 셀 장치의 프로그램은 본 발명의 범위 내에 있다. 이것은 바람직하게 도핑이 MOS 트랜지스터의 채널 영역에서 고의로 변화되는 마스크 채널 이온 주입에 의해 발생된다.

선택적으로, MOS 트랜지스터의 서로 다른 문턱 전압은 MOS 트랜지스터가 저장된 정보에 의존하여 서로 다른 두께의 게이트 유전체를 가진다 사실에 의해 실현된다. 이런 경우에, 2 문턱 전압 사이의 레벨을 가지는 선택 신호가 제공될 때 명확히 하나의 MOS 트랜지스터가 도전되고 더 두꺼운 게이트 유전체를 가지는 MOS 트랜지스터는 도전되지 않도록 제품은 게이트 유전체의 두께가 10 이상의 요인에 의해 구별될 때 MOS 트랜지스터의 문턱 전압은 서로 구별된다는 사실로 형성된다.

메모리 셀 장치가 다중값 논리를 위해 사용될 경우, MOS 트랜지스터는 저장된 정보에 의존하는 2 이상의 서로 다른 문턱 전압을 가진다.

MOS 트랜지스터를 위해 트랩을 가지는 재료로 형성되는 게이트 유전체를 제공하는 것도 본 발명의 범위 내에 있다. 트랩은 전하 캐리어, 특히 전자를 포획하는 특성을 가진다. 전기적 프로그래밍의 목적을 위해, MOS 트랜지스터는 저장될 정보에 대응하는 전하 캐리어가 게이트 유전체를 통과하여 트랩에 의해 한정되도록 상호 접속된다.

이런 메모리 셀 장치는 전자의 주입에 의한 제조 후 프로그램된다. 이것은 파우러/노드하임 터널링(Fowler/Nordheim tunnelling) 및 고온 전자 주입 모두에 의해 수행될 수 있다. 디지털 형태로 데이터를 저장하기 위하여, MOS 트랜지스터는 그들이 서로 다른 2 문턱 전압을 가지도록 프로그래밍된다. 메모리 셀 장치가 다중값 논리에 사용될 경우, 게이트 유전체는 MOS 트랜지스터가 저장된 정보에 의존하는 2 이상의 서로 다른 문턱 전압을 가지도록 프로그래밍 동안 대응 전압 및 시간 조건에 의한 전하의 서로 다른 양으로 노출된다.

본 발명의 한 실시예에 따르면, 게이트 유전체는 다중층의 적어도 하나의 추가층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 적어도 하나의 층이 제공되는 다중층으로서 설계된다. 트랩은 2층 사이의 인터페이스에 배치된다. 유전체다중층은 바람직하게 SiO₂층, Si₃N₄층 및 SiO₂층(소위 ONO)을 포함한다. 선택적으로, 게이트 유전체는 예를 들면 Si₃N₄, Ta₂O₅, Al₂O₃또는 TiO₂로 구성되어 증가된 전하 캐리어 포획 단면을 가지는 층과 SiO₂, Si₃N₄또는 Al₂O₃로 구성되어 있는 인접한 층의 다른 재료로 형성되는 다중층으로서 설계된다. 더욱이, 다중층은 3층보다 많거나 적은 층을 포함할 수 있다.

선택적으로, 게이트 유전체는 불순물 원자, 예를 들어 W, Pt, Cr, Ni, Pd, Si 또는 Ir이 포함된 SiO₂로 형성되는 유전체층을 포함할 수 있다. 포함된 불순물은 이온 주입, 산화 동안의 부가 또는 확산에 의해 인도될 수 있다. 이런 경우에 포함된 불순물 원자는 트랩을 형성한다.

열로 배열된 평면 MOS 트랜지스터는 바람직하게 본 발명에 따른 메모리 셀 장치에 직렬로 접속된다. 열을 따라 인접하는 평면 MOS 트랜지스터의 상호 접속된 소스/드레인 영역은 이런 경우에 응집성의 도핑 영역으로서 형성된다. 수직 MOS 트랜지스터의 각 소스/드레인 영역은 각각의 경우에 기판의 주영역에 있는 평면 MOS 트랜지스터에 대한 소스/드레인 영역중 하나 및 트렌치 하부에 있는 평면 MOS 트랜지스터에 대한 소스/드레인 영역 중 하나와 함께 응집성 도핑 영역으로서 형성된다.

이런 실시예에서, 트렌치는 폭(F)과 공간(F)으로 형성되는데, F는 개별 기술로 제조될 수 있는 가장 작은 구조 크기이며, 열의 방향에 있는 평면 MOS 트랜지스터의 소스/드레인 영역 및 채널 영역의 치수가 각각의 경우에 F에 대응하게 선택된다면, 평면 MOS 트랜지스터를 가지는 제 1 메모리 셀 및 수직 MOS 트랜지스터를 가지는 제 2 메모리 셀은 2F²의 면적에 배열된다. 따라서 각 메모리 셀을 위한 평균 면적 요구는 1F²이다. 이런 증가된 팩킹 밀도는 수직 MOS 트랜지스터가 각 경우에 트렌치의 측벽에 배열되어 주영역에 비추어 볼 때 부가적 면적을 요구하지 않는다는 사실에 의해 달성된다. 인접한 열을 따라 배열되는 평면 MOS 트랜지스터는 개별 측벽에 배열되는 수직 MOS 트랜지스터의 채널 영역에 의해 서로 절연된다.

본 발명의 한 실시예에 따르면, 다수의 제 1 워드 라인은 트렌치에 대해 횡적으로 진행하고 서로 다른 열을 따라 배열된 평면 MOS 트랜지스터의 게이트 전극에 접속되어 제공된다. 더욱이, 다수의 제 2 워드 라인은 트렌치중 하나에 각각 쌍으로 배열되어 제공된다. 이런 경우에, 트렌치의 측벽중 하나를 따라 배열되는 수직 MOS 트랜지스터의 게이트 전극은 제 2 워드 라인 중 하나에 접속된다. 인접한 MOS 트랜지스터 사이의 도전 채널의 형성을 억제하는 절연 구조는 동일한 측벽에 배열되는 2개의 인접한 수직 MOS 트랜지스터 사이에 제공된다.

절연 구조는 바람직하게 개별 측벽에 있는 도핑 영역으로서 디자인된다. 도핑 영역의 도펀트 농도는 이런 경우에 전압이 적절한 워드 라인에 인가될 때 기생 MOS 트랜지스터가 도전되지 않는 인접한 MOS 트랜지스터 사이에 형성될 만큼 높다. 선택적으로, 절연 구조는 또한 SiO₂로 형성되는 절연 스페이서로서 형성될 수 있다.

메모리 셀 장치는 증대 모드 MOS 트랜지스터 및 공핍 모드 MOS 트랜지스터 모두를 사용하여 실현될 수 있다. 그러나 공핍 모드 MOS 트랜지스터의 경우에 효과적인 누설 전류 억제에 관련하여 음의 구동 전압이 요구된다. 증대 모드 MOS 트랜지스터를 사용할 경우, 효과적인 누설 전류 억제는 양의 구동 전압이 사용될 때에도 달성된다.

본 발명에 따른 메모리 셀 장치는 바람직하게 각각의 메모리 셀을 위한 공간 요구가 감소되도록 자기 정렬 공정 단계를 사용하여 제조된다.

메모리 셀 장치를 제조하기 위하여, 평행하게 진행하는 스트립 형태 트렌치가 반도체 기판의 주영역에 에칭된다. 수직 MOS 트랜지스터는 트렌치의 측벽에 형성되고, 평면 MOS 트랜지스터는 주영역에 있는 트렌치의 하부 및 인접한 트렌치 사이에 형성된다.

트렌치에 대해 횡적으로 진행하는 제 1 워드 라인이 바람직하게 형성된다. 제 1 워드 라인은 평면 MOS 트랜지스터 및/또는 수직 MOS 트랜지스터를 위한 소스/드레인 영역을 형성하기 위한 순차적 이온 주입 동안 마스크로서 작용한다.

제 2 워드 라인이 바람직하게 트렌치의 측벽에 도핑된 폴리실리콘으로 형성되는 스페이서로서 형성된다. 제 1 및 제 2 워드 라인 사이의 절연의 목적을 위하여, 제 2 워드 라인의 표면은 제 1 워드 라인의 형성 이전에 절연 재료로 커버되다. 이것은 게이트 산화막을 형성할 때 열산화에 의해 또는 SiO₂로 이루어진 절연 스페이서를 형성함으로써 발생한다. 제 1 및 제 2 워드 라인 사이의 절연을 위한 절연 스페이서의 사용은 절연 스페이서가 굉장히 두꺼운 두께와 다른 공정 파라미터, 이를테면 게이트 산화막 두께와 독립적으로 제조될 수 있다는 장점을 가진다.

이제 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 기술할 것이다.

본 발명에 따른 메모리 셀 장치를 제조하기 위하여, 먼저 절연 영역이 단결정 실리콘으로 이루어진 기판(1)에 형성되고, 상기 기판(1)의 주영역에서 절연 영역은 메모리 셀을 위한 셀 필드(도시 안됨)를 한정한다. 상기 절연 영역은 LOCOS 공정 또는 얕은 트렌치 절연(STI : Shallow Trench Isolation)공정에 의해 형성된다. 상기 기판(1)은 10¹⁵㎤의 도펀트 농도로 p-도핑된다.

다음에 MOS 트랜지스터의 공핍 채널을 위한 영역이 포토리소그래픽 방법으로 한정된다. 상기 공핍 채널(3)은 40keV의 에너지와 4×10¹³cm^-2의 도우즈로 비소를 사용한 제 1 채널 이온 주입으로 형성된다. 상기 주영역(2)에 평행한 상기 공핍 채널(3)의 범위는 2F×2F, 즉 0.4㎛ 기술을 사용할 때 0.8㎛×0.8㎛이다(도 1 참조).

트렌치 마스크(4)는 TEOS 방법으로 100㎚ 내지 200㎚의 두께로 SiO₂층의 증착과 다음의 포토리소그래픽 방법으로 SiO₂층의 구조화에 의해 형성된다(도 2 참조).

스트립 형태의 트렌치(5)는 Cl₂및 에칭 마스크로서 트렌치 마스크(4)를 사용한 이방성 에칭에 의해 에칭된다. 상기 트렌치(5)는 0.5㎛의 깊이를 가진다. 상기 트렌치(5)의 폭은 F, 예를 들어 0.4㎛이고, 인접한 트렌치(5) 사이의 공간은 마찬가지로 F, 예를 들어 0.4㎛이다. 상기 트렌치(5)의 길이는 메모리 셀 장치의 크기에 의존하고, 예를 들면 130㎛이다.

상기 공핍 채널(3)의 폭은 상기 트렌치(5)의 에칭 동안 상기 트렌치(5) 사이의 공간으로 설정된다. 따라서 상기 공핍 채널(3)에 관련한 상기 트렌치 마스크(4)의 정렬은 중요치 않다.

제 1 레지스트 마스크(6)가 순차적으로 포토리소그래픽 단계으로 형성된다(도 3 참조). 상기 제 1 레지스트 마스크(6)는 상기 트렌치(5)에 수직으로 진행하는 스트립 형태의 개구부를 가진다(도 3의 평면도 참조). 상기 개구부의 폭은 F, 예를 들면 0.4㎛이고, 인접한 개구부 사이의 공간은 마찬가지로 F, 예를 들면 0.4㎛이다. 상기 제 1 레지스트 마스크(6)의 개구부에 대한 영역에서, 절연 구조(7)는 상기 트렌치(5)의 측벽에 제조된다. 상기 절연 구조(7)는 붕소 이온을 사용한 경사 이온주입에 의해 형성된다. 상기 이온 주입동안의 각도는 단지 상기 측벽이 이온 주입 빔 내에 놓이고 상기 트렌치(5)의 하부가 가려지도록 선택된다. 상기 주입은 이런 경우에 두 측면에서 수행되어 절연 구조(7)가 두 측벽에 형성된다. 상기 주입은 15°의 각도, 25keV의 에너지, 및 10¹⁴cm^-2의 도우즈로 붕소 이온을 사용하여 수행된다.

선택적으로, 상기 절연 구조(7)는 확산 소스로서 알맞은 스페이서의 외부확산에 의해 형성될 수 있다. 상기 스페이서는 붕소 도핑 유리층의 증착으로부터의 붕소 도핑 유리 및 상기 트렌치(5) 측벽에서의 이방성 에칭 백에 의해 형성된다.그들은 순차적으로 절연 구조(7)가 형성되어 있는 측벽의 영역에만 잔류하도록 레지스트 마스크으로 구조화된다. 구조화를 위해 사용된 상기 레지스트 마스크는 상기 제 1 레지스트 마스크(6)의 상기 개구부에 보완적인 스트립 형태의 개구부를 가진다.

다른 선택에서, 상기 절연 구조(7)는 절연 스페이서의 형태로 형성될 수 있다. 이런 목적을 위해, TEOS 방법을 사용하여 SiO₂층이 30 내지 80㎚의 층두께로 증착되고, 이방적으로 에칭 백된다. 상기 제 1 레지스트 마스크(6)에 보완적인 레지스트 마스크로, 상기 스페이서는 상기 절연 구조(7)를 형성하기 위해 구조화된다.

제 2 레지스트 마스크(도시 안됨)가 상기 제 1 레지스트 마스크의 제거 후 형성된다. 제 2 채널 주입이 수행되는데, 이런 경우에 더 높은 문턱 전압이 25keV의 에너지와 5×10¹²cm^-2의 도우즈로 붕소의 경사진 주입에 의해 상기 트렌치의 측벽에 제조된다(도시안됨). 상기 수직 MOS 트랜지스터는 이런 공정 단계에서 프로그래밍된다.

다음에, 열적 SiO₂로 이루어진 게이트 유전체(8)가 상기 트렌치(5)의 측벽에 5 내지 10㎚의 층 두께로 형성된다(도 6 참조).

균일한 가장자리 커버링 및 50㎚의 층 두께를 가지는 도핑 폴리실리콘층이 전체 영역에 걸쳐 형성된다. 상기 도핑 폴리실리콘층은 n⁺도핑된다. 그것은 인시튜(in situ) 도핑 증착, 또는 비도핑 증착 후 확산 또는 주입에 의한 순차적 도핑에 의해 제조된다. 도핑 폴리실리콘 스페이서(9)는 상기 도핑 폴리실리콘 층의 이방성 에칭 백에 의해 상기 트렌치(5)의 측벽에 형성된다. 이런 에칭은 상기 게이트 유전체에 대해 선택적으로 수행된다. 상기 도핑 폴리실리콘 스페이서(9_)는 상기 트렌치(5)의 전체 길이에 걸쳐 상기 트렌치(5)의 측벽으로 진행한다(도 6과 도 7 참조). 도핑 폴리실리콘 스페이서(9)의 층저항을 감소시키기 위해서, 얇은 금속 실리사이드층으로 그들을 형성하는 것이 유리하다. 상기 금속 실리사이드층은 텅스텐과의 반응에 의해 형성된다. 이런 경우에, 제품은 텅스텐 실리사이드가 상기 폴리실리콘에만 형성되고, 상기 트렌치 하부와 게이트 유전체에 의해 커버된 웨브(web)에는 형성되지 않는다는 사실로 형성된다.

제 3 채널 주입은 제 3 레지스트 마스크(도시 안됨)를 사용하여 형성된다. 공핍 채널(10)은 상기 트렌치(5)의 하부에 형성된다. 다음에 상기 제 3 레지스트 마스크는 다시 제거된다.

상기 트렌치 마스크(4)는 순차적으로 플루오르화수소산을 사용한 습식 화학적 에칭에 의해 제거된다. 또한 상기 트렌치(5)의 하부에 위치되는 상기 게이트 유전체(8)의 일부가 동시에 제거된다. 상기 도핑 폴리실리콘 스페이서(9)를 완전히 커버하는 절연 구조(11)는 TEOS 방법을 사용한 전체 영역 증착 및 SiO₂층의 순차적 이방성 에칭 백에 의해 형성된다(도 7과 도 8 참조). 상기 SiO₂층은 30 내지 80㎚의 층 두께로 증착된다.

다음에, 열적 SiO₂층으로 이루어진 추가 게이트 유전체(12)가 형성된다. 상기 추가 게이트 유전체(12)는 상기 트렌치(5)의 하부와 인접한 트렌치(5) 사이의 주영역(2)에 배열된다. 그것은 5 내지 10㎚의 층두께를 가진다.

다음에 폴리실리콘층과 SiO₂층이 증착된다. 상기 폴리실리콘층은 인 시튜 도핑으로 도핑되거나 비도핑에서 순차적으로 주입 또는 확산에 의해 기상으로부터 도핑된다. 상기 SiO₂층은 TEOS 방법을 사용하여 증착된다. 경질 마스크(도시 안됨)는 포토리소그래픽 방법으로 상기 SiO₂층으로부터 형성된다. 상기 도핑 폴리실리콘층은 에칭 마스크로서 상기 경질 마스크를 사용하여 구조화된다. 이것은 상기 트렌치(5)에 대해 횡적으로 진행하는 제 1 워드 라인(13)을 형성한다(도 7 참조). 상기 제 1 워드 라인(13)의 구조화는 상기 추가 게이트 유전체(12)에 대해 높은 선택적 방법으로 발생한다. 이런 구조화는 바람직하게 HBr과 Cl₂를 사용한 건식 에칭 공정을 사용하여 발생한다.

상기 제 1 워드 라인(13)은 그들이 상기 절연 트렌치(7) 위로 진행하는 식으로 배열된다. 따라서 상기 제 1 워드 라인(13)의 제조는 절연 구조(7)에 관련한 정렬을 요구한다.

80keV의 에너지와 5×10¹⁵cm^-2의 도우즈로 비소를 사용한 주입이 수행되는데, 소스/드레인 영역(14a)이 주영역(2)에 형성되고, 소스/드레인 영역(14b)이 상기 트렌치(15)의 하부에 형성된다. 상기 소스/드레인 영역(14a, 14b)은 각각 100㎚의깊이를 가진다(도 8 참조). 상기 경질 마스크는 상기 소스/드레인 영역(14a, 14b)의 형성 후 제거된다.

상기 주영역(2)에 있는 각각의 2 소스/드레인 영역(14a)과 중간에서 상기 주영역(2)에 인접하는 p-도핑된 기판(1)의 부분, 뿐만 아니라 그 근처에 배열된 상기 추가 게이트 유전체(12)와 그 근처에 배열되는 개별 제 1 워드 라인(13)의 부분은 개별 평면 MOS 트랜지스터를 형성한다. 마찬가지로, 상기 트렌치(5)의 하부에 배열되는 각각의 2 소스/드레인 영역(14b)과 공핍 채널(10)을 가지거나 가지지 않고 상기 트렌치(5)의 하부에서 중간에 배열되는 p-도핑된 기판(1)의 부분, 및 그 위에 배열되는 상기 추가 게이트 유전체(12)와 그 위에 배열되는 상기 개별 제 1 워드 라인(13)의 부분은 상기 트렌치(5)의 하부에 배열된 평면 MOS 트랜지스터를 형성한다. 상기 트렌치(5)의 측벽에 인접하는 각각의 2 소스 드레인 영역(14a, 14b)과 그 사이의 측벽에 인접하는 상기 p-도핑된 기판(1)의 부분은 공핍 영역을 가지거나 가지지 않고 상기 게이트 유전체(8)의 인접한 부분과 상기 도핑된 폴리실리콘 스페이서(9)와 함께 수직 MOS 트랜지스터를 형성한다. 상기 트렌치(5)의 하부와 상기 주영역(2)에 배열되는 인접한 평면 MOS 트랜지스터는 상기 p-도핑된 기판(1)에 의해 서로 절연된다. 상기 도핑 폴리실리콘 스페이서(9)는 상기 수직 MOS 트랜지스터가 구동되는 제 2 워드 라인을 형성한다. 상기 도핑 폴리실리콘 스페이서(9)는 상기 절연 스페이서(11)에 의해 상기 제 1 워드 라인(13)으로부터 절연된다.

도 9는 도 7과 도 8에 도시된 단면의 평면도를 도시한다. 이런 평면도에서, 상기 도핑 폴리실리콘 스페이서(9)의 위치는 대시선에 의해 묘사된다. 상기 제 1워드 라인(13)과 상기 제 2 워드 라인을 형성하는 상기 도핑 폴리실리콘 스페이서(9)는 서로 수직하게 진행한다.

바람직한 실시예에서, 상기 주영역(2)에 평행한 상기 소스/드레인 영역(14a, 14b)은 F×F의 치수를 가진다. 그들은 직접 서로 인접하여 배열된다(도 9 참조). 상기 트렌치(5)에 평행한 인접한 소스 드레인 영역(14a, 14b) 사이의 공간은 마찬가지로 F이다. 각각의 소스/드레인 영역(14a, 14b)은 2 인접한 평면 MOS 트랜지스터에 속한다. 상기 수직 MOS 트랜지스터는 상기 트렌치(5)의 측벽에 실현되고, 상기 주영역(2)에 평행한 영역을 요구하지 않는다. 그러므로, 평면 MOS 트랜지스터와 수직 MOS 트랜지스터를 포함하는 2 메모리 셀에 의해 요구되는 면적은 2F²이다. 각 메모리 셀을 위한 평균 면적 요구는 F²이다.

메모리 셀 장치를 완성하기 위해, 중간 산화층(15)이 전체 영역에 걸쳐 형성된다(도 10 참조). 상기 중간 산화층(15)은 1600㎚의 두께로 형성된다. 콘택트 홀이 상기 트렌치(5)의 하부에 배치된 소스/드레인 영역(14b)까지 상기 중간 산화층(15)에 개방된다. 단락 회로를 방지하기 위해, 상기 콘택트 홀의 측벽은 절연 스페이서(16)를 가진다. 상기 절연 스페이서(16)는 30 내지 80㎚의 층두께로 TEOS 방법을 사용하여 SiO₂층의 증착 및 상기 SiO₂층의 이방성 에칭 백에 의해 형성된다. 상기 스페이서(16)는 정렬 에러를 고려한 에칭에 의해 노출될 수도 있는 상기 주영역(2)에 배치된 소스/드레인 영역(14a) 또는 상기 워드 라인(13)의 이런 부분을 커버한다. 상기 콘택트 홀은 최종적으로 금속 충전재(17)로 채워진다. 이런목적을 위해, 금속층이 스퍼터링 또는 기상 증착에 의해 제공되고, 포토리소그래픽 공정 단계와 에칭 단계로 구조화된다. 상기 금속 충전재(17)는 알루미늄 또는 텅스텐으로부터 형성된다.

도 11은 3×3 메모리 셀 쌍을 가지는 메모리 셀 필드를 위한 회로도이다. 상기 개별 메모리 셀은 NAND 구성으로 배열된다. 상기 제 1 워드 라인(13)은 WL1에 의해 디자인되고, 그들은 각각 평면 MOS 트랜지스터의 게이트 전극을 서로 접속시킨다. 상기 도핑 폴리실리콘 스페이서(9)에 의해 형성되는 제 2 워드 라인은 WL2에 의해 디자인되고 그들은 각각 수직 MOS 트랜지스터의 게이트 전극을 서로 접속시킨다. BL은 각각 직렬로 접속되는 상기 평면 MOS 트랜지스터에 의해 실현되는 비트라인을 디자인하고, 상기 주영역(2) 및 상기 트렌치(5)의 하부에 배열된다. 상기 평면 MOS 트랜지스터의 평가는 상기 비트 라인과 개별 제 1 워드 라인(WL1)을 통해 발생한다. 상기 수직 MOS 트랜지스터의 평가는 각각의 경우에 상기 주영역(2)에 배열된 평면 MOS 트랜지스터의 인접한 비트 라인(BL) 및 상기 트렌치(5)의 하부에 배열된 소스/드레인 영역(14b) 사이에 발생하고, 상기 금속 충전재(17)를 통해 기준 전압에 놓인다.

본 발명의 전술된 실시예에서, 상기 메모리 셀 장치는 상기 제 1 채널 주입, 상기 제 2 채널 주입 및 제 3 채널 주입에 의한 메모리 셀 장치의 제조 동안 프로그래밍된다. 여기에 저장되는 정보는 상기 채널 주입에 사용된 레지스트 마스크의 개구부에 대한 정렬을 통해 도입된다.

상기 수지 MOS 트랜지스터를 프로그래밍하기 위한 제 2 채널 주입은 선택적으로 상기 제 1 워드 라인(13)의 제조 후 발생할 수 있다. 상기 제 2 레지스트 마스크는 이런 경우에 상기 제 1 워드 라인을 구조화하는데 사용된 경질 마스크 위에 제조된다. 상기 개구부는 상기 트렌치의 코스에 평행한 제 2 레지스트 마스크의 정렬이 중요하지 않도록 상기 경질 마스크를 중첩시킨다. 상기 트렌치의 측벽에 있는 공핍 채널은 이런 경우에 또한 붕소의 경사 주입에 의해 형성된다. 상기 이온 주입 동안의 에너지는 이런 경우에 붕소 이온이 상기 트렌치(5)의 측벽에 있는 상기 도핑 폴리실리콘 스페이서(9)와 게이트 유전체(8)를 통과하도록 설정한다. 상기 주입은 예를 들어 50keV의 에너지로 수행된다.

상기 MOS 트랜지스터의 서로 다른 문턱 전압은 서로 다른 두께를 갖는 상기 평면 및/또는 수직 MOS 트랜지스터의 게이트 유전체의 형성에 의한 제조 동안 실현될 수 있다.

다른 선택에서, 트랩을 가지는 재료가 상기 게이트 유전체(8) 및 상기 추가 게이트 유전체(12)로서 사용될 수 있다. 상기 게이트 유전체(8)와 추가 게이트 유전체(12)는 유전체 다중층으로부터 형성되는데, 상기 유전체 다중층에서 적어도 하나의 층은 상기 다중층내의 적어도 하나의 추가층과 비교하여 증가된 전하 포획 단면을 가지도록 제공된다. 상기 유전체 다중층은 바람직하게 SiO₂층, Si₃N₄및 SiO₂층(소위 ONO)을 포함한다. 상기 다중층의 층두께는 여기에서 게이트 캐패시턴스를 고려하기 때문에 상기 다중층이 10㎚의 두께를 가지는 열적 SiO₂층으로 형성되는 층에 대응하도록 결정된다. 이런 목적을 위해, 각각의 SiO₂층 및 Si₃N₄를 위해 4 ㎚의 층두께가 요구된다.

상기 게이트 유전체(8)와 추가 게이트 유전체(12)가 높은 트랩 밀도를 갖는 재료로부터 형성되는 경우, 상기 메모리 셀 장치는 그것이 상기 게이트 유전체(8)와 추가 게이트 유전체(12)에 전하 캐리어, 특히 전자의 주입에 의해 제조된 후 프로그래밍된다. 상기 전하 캐리어는 파우러/노드하임 터널링 또는 고온 전자 주입에 의해 유입될 수 있다. 이런 경우에, 상기 제 1 채널 주입, 제 2 채널 주입 및 제 3 채널 주입 뿐만 아니라 이런 주입에 사용된 레지스트 마스크는 불필요하게 된다.

메모리 셀 사이의 효과적인 누설 전류 억제에 관련하여, 상기 평면 MOS 트랜지스터 및 수직 MOS 트랜지스터를 위해 증가형 모드 트랜지스터를 사용하는 것이 유리하다. 정보 상태 "0"과 "1"을 실현하기 위해 서로 다른 문턱 전압은 0.5 볼트 및 1.5 볼트로 설정된다.

본 발명을 이용함으로써 증가된 저장 밀도가 얻어지고, 그 결과 대용량 데이터용 읽기 전용 메모리로서 적당하며 적은 제조 단계 및 높은 수율로 제조될 수 있는 반도체 기초 메모리 셀 장치를 달성할 수 있다.

Claims

- 다수의 메모리 셀이 반도체 기판(1)의 주영역(2)에 제공되는데, 메모리 셀은 각각 적어도 하나의 MOS 트랜지스터를 포함하고,

- 제 1 메모리 셀이 평행하게 진행하는 열로 배열되는 평면 MOS 트랜지스터를 포함하고,

- 평행하게 진행하고 열과 평행하게 진행하는 스트립 형태의 트렌치(5)가 상기 반도체 기판(1)에 제공되고,

- 상기 열은 상기 트렌치(5)의 하부 및 인접한 트렌치(5) 사이의 상기 주영역(2)에 선택적으로 배열되고,

- 제 2 메모리 셀이 상기 주영역(2)에 대해 수직하고, 상기 트렌치(5)의 측벽에 각각 실현되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀 장치.
제 1항에 있어서,

- 열로 배열된 평면 MOS 트랜지스터는 직렬로 상호 접속되고,

- 열을 따라 인접하는 평면 MOS 트랜지스터의 상기 상호 접속된 소스/드레인(14a, 14b)은 응집된 도핑 영역으로서 형성되고,

- 상기 수직 MOS 트랜지스터의 2개 소스/드레인 영역((14a, 14b)은 상기 반도체 기판(1)의 주영역에 있는 상기 평면 MOS 트랜지스터 중 하나에 대한 상기 소스/드레인 영역(14a) 중 하나와 상기 트렌치(5)의 하부의 상기 평면 MOS 트랜지스터의 소스/드레인 영역(14b) 중 하나와 응집된 도핑 영역으로서 형성되는 것을 특징으로 하는 메모리 셀 장치.
제 1항 또는 제 2항에 있어서,

- 상기 트렌치(5)에 대해 횡적으로 진행하고 평면 MOS 트랜지스터의 게이트 전극에 접속되는 다수의 제 1 워드 라인(13)이 제공되고,

- 상기 트렌치(5) 중 하나에 각각 쌍으로 배열되는 다수의 제 2 워드 라인(9)이 제공되고,

- 상기 트렌치(5)의 측벽 중 하나를 따라 배열된 상기 수직 MOS트랜지스터의 상기 게이트 전극은 상기 제 2 워드 라인(9) 중 하나에 접속되며,

- 인접한 MOS 트랜지스터 사이의 도전 채널의 형성을 억제하는 절연 구조(7)가 상기 동일한 측벽에 배열되는 2개의 인접한 MOS 트랜지스터 사이에 각각 제공되는 것을 특징으로 하는 메모리 셀 장치.
제 3항에 있어서,

상기 절연 구조(7)는 각각 상기 개별 측벽의 도핑 영역으로서 디자인되는 것을 특징으로 하는 메모리 셀 장치.
제 1항 또는 제 2항에 있어서,

상기 MOS 트랜지스터는 상기 개별 메모리 셀에 저장된 정보에 의존하는 서로 다른 문턱 전압을 가지는 것을 특징으로 하는 메모리 셀 장치.
제 1항 또는 제 2항에 있어서,

상기 MOS 트랜지스터는 트랩을 가지는 재료로 형성된 게이트 유전체(8, 12)를 구비하는 것을 특징으로 하는 메모리 셀 장치.
제 6항에 있어서,

상기 MOS 트랜지스터는 게이트 유전체(8, 12)로서 적어도 하나의 추가층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 유전체 다중층을 포함하는 것을 특징으로 하는 메모리 셀 장치.
제 7항에 있어서,

- 증가된 전하 캐리어 포획 단면을 가지는 상기 층은 적어도 하나의 물질(Si₃N₄, Ta₂O₅, Al₂O₃, 또는 TiO₂)을 포함하고,

- 상기 추가층은 적어도 하나의 물질(SiO₂, Si₃N₄또는 Al₂O₂)을 포함하는 것을 특징으로 하는 메모리 셀 장치.
제 6항에 있어서,

상기 MOS 트랜지스터는 게이트 유전체(8, 12)로서 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 함유 불순물 원자를 구비하는 유전체층을 포함하는 것을 특징으로 하는 메모리 셀 장치.
제 9항에 있어서,

- 상기 유전체 층은 SiO₂를 포함하고,

- 상기 함유 불순물 원자는 적어도 하나의 엘리먼트(W, Pt, Cr, Ni, Pd Si 또는 Ir)를 포함하는 것을 특징으로 하는 메모리 셀 장치.
- 평행하게 진행하는 다수의 스트립 형태의 트렌치(5)가 반도체 기판(1)의 주영역(2)에 에칭되는 단계;

- 평면 MOS 트랜지스터가 각각의 경우에 상기 트렌치(5)의 하부 및 인접한 트렌치(5) 사이의 상기 주영역에 형성되는 단계; 및

- 수직 MOS 트랜지스터가 상기 트렌치(5)의 측벽에 형성되는 단계를 포함하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 11항에 있어서,

- 상기 트렌치(5)의 하부 및 인접한 트렌치(5) 사이의 상기 주영역에 배열된 상기 평면 MOS 트랜지스터는 각각의 경우에 직렬로 상호 접속되고,

- 상기 인접한 평면 MOS 트랜지스터의 상호 접속된 소스/드레인 영역은 각각 응집된 도핑 영역으로서 형성되고,

- 상기 각각의 수직 MOS 트랜지스터의 2개 소스/드레인 영역(14a, 14b)은 각각의 경우에 상기 기판(1)의 주영역(2)에 있는 상기 평면 MOS 트랜지스터 중 하나의 소스/드레인 영역 중 하나 및 상기 트렌치(5)의 하부에 있는 상기 평면 MOS 트랜지스터의 소스/드레인 영역(14b) 중 하나와 응집 영역으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 11 또는 제 12항에 있어서,

- 상기 평면 MOS 트랜지스터를 위한 게이트 유전체(12)의 형성 후, 상기 트렌치(5)에 대해 횡적으로 진행하고 상기 평면 MOS 트랜지스터의 상기 게이트 전극을 포함하는 다수의 제 1 워드 라인이 형성되고,

- 상기 소스/드레인 영역(14a, 14b)을 형성하기 위해 이온 주입이 수행되며, 상기 제 1 워드 라인은 마스킹 작용을 하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 11항 또는 제 12항에 있어서,

- 상기 수직 MOS 트랜지스터를 위한 게이트 유전체(8)의 형성 후, 제 2 워드 라인이 균일한 가장자리 커버를 가지는 도전층의 형성 및 각각의 트렌치(5)에서 상기 도전층의 이방성 에칭 백에 의해 형성되는데, 상기 제 2 워드 라인은 각각 상기트렌치(5)의 측벽을 따라 배열되고 이런 측벽을 따라 배열된 상기 수직 MOS 트랜지스터의 상기 게이트 전극을 포함하며,

- 인접한 MOS 트랜지스터 사이의 도전층의 형성을 억제하는 절연 구조(7)가 상기 동일한 측벽에 배열되는 각각의 2개 인접한 수직 MOS 트랜지스터 사이에 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 14항에 있어서,

상기 절연 구조(7)를 형성하기 위하여 개별 도핑 영역이 상기 개별 측벽에 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 11항 또는 제 12항에 있어서,

상기 MOS 트랜지스터는 상기 저장된 정보에 의존하는 서로 다른 문턱 전압으로 제조되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 11항 또는 제 12항에 있어서,

상기 MOS 트랜지스터의 게이트 유전체(8, 12)는 트랩을 가지는 재료로부터 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 17항에 있어서,

상기 게이트 유전체(8, 12)는 상기 유전체층과 비교하여 증가된 전하 캐리어포획 단면을 가지는 적어도 하나의 층을 구비하는 유전체 다중층으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
제 17항에 있어서,

상기 게이트 유전체(8, 12)는 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 함유된 불순물 원자를 구비하는 유전체층으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.