KR100408421B1 - 서브-어레이의 개수에 관계없이 계층형 입출력 라인구조를 가지는 반도체 메모리 장치 - Google Patents
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Abstract
서브-어레이의 개수에 관계없이 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 메모리 셀 어레이, 로컬 입출력 라인 및 글로벌 입출력 라인을 구비한다. 메모리 셀 어레이는 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할된다. 로컬 입출력 라인은 비트 라인 센스 앰플리파이어 영역 상에 배치되고, 글로벌 입출력 라인은 서브-워드 라인 드라이버 영역 상에 배치된다. 로컬 입출력 라인의 일단은 상기 비트 라인 센스 앰플리파이어 영역 상에서 형성된다. 반도체 메모리 장치는 비트 라인 센스 앰플리파이어 영역에 로컬 입출력 라인을 분할할 수 있는 더미 비트 라인 센스 앰플리파이어 영역을 포함하고, 서브-워드 라인 드라이버 영역의 개수를 감소시킬 수 있어 칩 사이즈를 감소시킬 수 있다. 또한, 반도체 메모리 장치는 메모리 셀 어레이, 비트 라인 센스 앰플리파이어 및 칼럼 디코더의 연속성을 유지하게 할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 서브-어레이 개수에 관계없이 계층적 입출력 라인 구조를 가지는 반도체 메모리 장치에 관한 것이다.
통상적으로, 반도체 메모리 장치(예를 들어, 다이내믹 랜덤 액세스 반도체 메모리 장치(DRAM: Dynamic Random Access Memory))의 메모리 셀 어레이 상에서 워드 라인과 비트 라인은 서로 수직으로 교차하여 배치되고, 상기 비트 라인은 스위칭 회로를 통해 데이터가 입출력되는 입출력 라인에 연결된다. 그리고, 상기 비트 라인과 워드 라인의 교차 영역에 데이터를 저장하는 메모리 셀이 배치된다. 반도체 메모리 장치가 대용량화됨에 따라, 상기 메모리 셀 및 상기 메모리 셀에 데이터를 기입(write)하거나 또는 상기 메모리 셀의 데이터를 독출(read)하도록 제어하는 주변 회로(peripheral circuit)는 고집적화되고 있다.
상기 입출력 라인의 고속 동작을 위하여, 반도체 메모리 장치에 포함된 입출력 라인은 로컬 입출력 라인과 글로벌 입출력 라인으로 분할되는 계층형 입출력 라인 구조(hierarchical I/O line structure)를 사용하고 있다. 마찬가지로, 워드 라인으로 사용되는 폴리-실리콘(poly-silicon)의 저항으로 인한 신호 지연을 감소시키기 위하여, 워드 라인을 메인 워드 라인(main word line)과 서브-워드 라인(sub-word line)을 분할하여 사용하는 계층형 워드 라인 구조(hierarchical word line structure)도 널리 사용되고 있다.
종래에는 메모리 셀 어레이의 매트릭스(matrix) 상에서 세로 방향으로 배치되는 서브-어레이의 개수는 16개이었다. 그러나, 최근에는 데이터 저장 용량을 동일하게 유지하면서 칩 사이즈(chip size)를 감소시키기 위하여, 상기 세로 방향으로 배치되는 서브-어레이의 개수는 14개 또는 12 개로 감소되고 있다.
도 1은 종래 기술에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치를 나타내는 개략적인 레이-아웃 다이어그램(lay-out diagram)이다. 도 1을 참조하면, 종래의 반도체 메모리 장치(10)는 복수개의 서브-어레이(11)들을 포함하는 메모리 셀 어레이, 칼럼 디코더(12) 및 로우 디코더(13)를 포함한다. 상기 서브-어레이(11)는 복수개의 메모리 셀들을 포함한다.
상기 메모리 셀 어레이는 비트 라인 센스 앰플리파이어 영역(14)과 서브-워드 라인 드라이버 영역(15)에 의해 96(=12 ×8)개의 서브-어레이(sub-array, 11)들로 분할된다. 각각의 비트 라인 센스 앰플리파이어 영역(14)은 세로 방향으로 반복적으로 배치되며, 각각의 서브-워드 라인 드라이버 영역(15)은 가로 방향으로 반복적으로 배치된다. 비트 라인 센스 앰플리파이어 영역(14)에는 비트 라인 센스 앰플리파이어(미도시)가 배치되고, 서브-워드 라인 드라이버 영역(15)에는 서브-워드 라인을 구동하는 서브-워드 라인 드라이버(미도시)가 배치된다.
종래의 반도체 메모리 장치(10)는 계층형 워드 라인 구조를 가진다. 즉, 복수개의 메인 워드 라인들(main word lines, MWL)은 12개의 서브-어레이들 위를 세로 방향으로 지나서 로우 디코더(13)에 연결되고, 메인 워드 라인들(MWL)에 소정의 구동 회로(driver)를 통해 연결되는 복수개의 서브-워드 라인들(미도시)은 각각의 서브-어레이(11)들 상에 배치된다. 로우 디코더(row decoder, 13)는 로우 어드레스(row address)에 응답하여 메인 워드 라인들(MWL)을 선택하고 활성화시킨다. 메인 워드 라인들(MWL)은 노멀 워드 라인들(normal word lines, NWL)이라고도 부른다.
복수개의 칼럼 선택 라인들(CSL)은 8개의 서브-어레이(11)들을 가로 방향으로 지나서 칼럼 디코더(12)에 연결된다. 칼럼 디코더(12)는 칼럼 선택 라인들(CSL)을 선택하여 활성화시킨다.
종래의 반도체 메모리 장치(10)는 계층형 입출력 라인 구조를 가진다. 세로 방향으로 배치되는 3개의 서브-어레이(11)들 마다 로컬 입출력 라인 쌍들(LIO)이 배치된다. 통상적으로, 로컬 입출력 라인 쌍들(LIO)은 도 1에 도시된 것처럼 4 개 또는 4의 배수로 분할된다. 로컬 입출력 라인 쌍들(LIO)은 비트 라인 센스 앰플리파이어 영역(14)과 서브-워드 라인 드라이버 영역(15)이 교차하는 컨정션(conjunction) 영역(미도시)에서 분할되어 세로 방향으로 반복적으로 배치된다. 각각의 비트 라인 센스 앰플리파이어 영역(14)에 배치되는 로컬 입출력 라인 쌍들(LIO)은 서로 반대쪽에 배치되는 두 개의 서브-어레이(11)들에 의해 공통으로 사용된다. 글로벌 입출력 라인 쌍들(GIO)은 스위칭 회로들을 통해 로컬 입출력 라인 쌍들(LIO)에 연결되고, 세로 방향으로 배치되는 3개의 서브-어레이(11)들 마다 글로벌 입출력 라인 쌍들(GIO)이 서브-워드 라인 드라이버 영역 상에 반복적으로 배치된다. 상기 스위칭 회로들은 각각 글로벌 입출력 라인 쌍들(GIO)과 로컬 입출력 라인 쌍들(LIO)의 교차 영역(16)에 배치된다.
도 2는 도 1에 도시된 로컬 입출력 라인 쌍들이 분할되는 부분을 상세히 나타내는 도면이다.
서브-어레이(11)들은 비트 라인 센스 앰플리파이어 영역(BL S/A) 및 서브-워드 라인 드라이버 영역(SWD)에 의해 분할된다. 각각의 서브-어레이(11)들 상에는 복수개의 서브-워드 라인(SWL)들 및 복수개의 비트 라인 쌍(BL)들이 상호 직교하여 배치된다. 서브-워드 라인(SWL)과 비트 라인 쌍(BL)이 교차하는 교차 영역에 메모리 셀이 배치된다. 서브-워드 라인(SWL)을 구동하는 서브- 워드 라인 드라이버(미도시)는 서브-워드 라인 드라이버 영역(SWD)에 배치되고, 비트 라인 쌍(BL)에 연결되는 비트 라인 센스 앰플리파이어(미도시)는 비트 라인 센스 앰플리파이어 영역(BL S/A)에 배치된다.
로컬 입출력 라인 쌍(LIO)은 컨정션 영역(CONJUNCTION)에서 분할되며, 비트 라인 쌍(BL)과 직교하여 비트 라인 센스 앰플리파이어 영역(BL S/A) 상에 배치된다. 컨정션 영역(CONJUNCTION)에는 상기 서브-워드 라인 드라이버 및 상기 비트 라인 센스 앰플리파이어를 제어하는 제어 회로 등이 배치된다.
그런데, 메모리 셀 어레이의 데이터 저장 용량을 동일하게 유지하면서 칩 사이즈(chip size)를 감소시키는 경우(예를 들어, 종래 기술에 따른 반도체 메모리장치의 서브-어레이(11) 보다 데이터 저장 용량이 상대적으로 높은 서브-어레이가 세로 방향으로 10개 배치되어 칩 사이즈가 감소되는 경우), 로컬 입출력 라인 쌍(LIO)은 컨정션 영역(CONJUNCTION)이 아닌 비트 라인 센스 앰플리파이어 영역(BL S/A)에서 분할될 필요가 있다. 그러나, 비트 라인 센스 앰플리파이어 영역(BL S/A) 상에서 로컬 입출력 라인 쌍(LIO)을 분할하기 위해 필요한 면적이 실제 너무 작으므로, 비트 라인 센스 앰플리파이어 영역(BL S/A) 상에서 로컬 입출력 라인이 분할될 수 없어 계층형 입출력 라인 구조가 구현되기 어렵다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 비트 라인 센스 앰플리파이어 영역 상에서 로컬 입출력 라인 쌍을 분할하여 칩 사이즈를 감소시킬 수 있으며, 메모리 셀 어레이, 비트 라인 센스 앰플리파이어 및 칼럼 디코더의 연속성을 유지하게 할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치를 나타내는 개략적인 레이-아웃 다이어그램(lay-out diagram)이다.
도 2는 도 1에 도시된 로컬 입출력 라인 쌍들이 분할되는 부분을 상세히 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치를 나타내는 개략적인 레이-아웃 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치를 나타내는 개략적인 레이-아웃 다이어그램이다.
도 5는 도 3에 도시된 로컬 입출력 라인 쌍들이 분할되는 부분을 상세히 나타내는 도면이다.
도 6은 도 5에 도시된 로컬 입출력 라인 쌍들이 분할되는 비트 라인 센스 앰플리파이어 영역을 상세히 나타내는 도면이다.
도 7은 도 6에 도시된 로컬 입출력 라인 쌍들이 분할되는 부분을 확대하여 나타내는 도면이다.
도 8은 도 3에 도시된 칼럼 디코더의 실시예를 나타내는 도면이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 반도체 메모리 장치는 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할되는 메모리 셀 어레이; 상기 비트 라인 센스 앰플리파이어 영역 상에 배치되는 로컬 입출력 라인; 및 상기 서브-워드 라인 드라이버 영역 상에 배치되는 글로벌 입출력 라인을 구비하며, 상기 로컬 입출력 라인의 일단이 상기 비트 라인 센스 앰플리파이어 영역 상에서 형성된다.
바람직한 실시예에 따르면, 상기 비트 라인 센스 앰플리파이어 영역은 상기로컬 입출력 라인의 일단이 형성되는 더미 비트 라인 센스 앰플리파이어가 배치되는 더미 비트 라인 센스 앰플리파이어 영역을 포함한다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는 칼럼 선택 라인 신호에 응답하여, 상기 더미 비트 라인 센스 앰플리파이어에 연결되는 더미 비트 라인과 상기 로컬 입출력 라인을 연결/분리하는 제1 스위칭 회로를 더 구비한다.
바람직한 실시예에 따르면, 상기 제1 스위칭 회로는 상기 칼럼 선택 라인 신호의 비활성화에 응답하여, 상기 더미 비트 라인 센스 앰플리파이어에 연결되는 상기 더미 비트 라인과 상기 로컬 입출력 라인을 분리한다.
바람직한 실시예에 따르면, 상기 비활성화되는 칼럼 선택 라인 신호의 상태는 논리 로우 상태이다.
바람직한 실시예에 따르면, 상기 비트 라인 센스 앰플리파이어 영역에 배치되는 로컬 입출력 라인은 제1 분할 로컬 입출력 라인과 제2 분할 로컬 입출력 라인으로 형성되며, 상기 제1 분할 로컬 입출력 라인은 상기 글로벌 입출력 라인 중 제1 글로벌 입출력 라인에 제2 스위칭 회로를 통해 연결되고, 상기 제2 분할 로컬 입출력 라인은 상기 글로벌 입출력 라인 중 제2 글로벌 입출력 라인에 제3 스위칭 회로를 통해 연결된다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 반도체 메모리 장치는 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할되는 메모리 셀 어레이; 상기 각각의 서브-어레이들 상에 배치되는 복수개의 서브-워드 라인들; 상기 각각의 서브-어레이들상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하는 복수개의 노멀 비트 라인 쌍들; 상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하며 상기 노멀 비트 라인 쌍들에 평행하게 배치되는 더미 비트 라인 쌍; 상기 더미 비트 라인 쌍에 연결되고, 상기 비트 라인 센스 앰플리파이어 영역에 배치되는 더미 비트 라인 센스 앰플리파이어; 제1 스위칭 회로들을 통해 대응하는 상기 각각의 노멀 비트 라인 쌍들과 대응하는 상기 더미 비트 라인 쌍에 연결되는 복수개의 로컬 입출력 라인 쌍들; 및 제2 스위칭 회로들을 통해 대응하는 상기 각각의 로컬 입출력 쌍들에 연결되는 복수개의 글로벌 입출력 라인 쌍들을 구비하며, 상기 각각의 로컬 입출력 라인 쌍들의 일단은 상기 더미 비트 라인 센스 앰플리파이어가 배치되는 비트 라인 센스 앰플리파이어 영역 상에서 형성되는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 또 다른 일면에 따른 반도체 메모리 장치는 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할되는 메모리 셀 어레이; 상기 각각의 서브-어레이들 상에 배치되는 복수개의 서브-워드 라인들; 상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하는 복수개의 노멀 비트 라인 쌍들; 상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하며 상기 노멀 비트 라인 쌍들에 평행하게 배치되는 복수개의 더미 비트 라인 쌍들; 상기 더미 비트 라인 쌍들에 연결되고, 상기 비트 라인 센스앰플리파이어 영역에 배치되는 더미 비트 라인 센스 앰플리파이어; 상기 각각의 노멀비트 라인 쌍들과 대응하는 상기 더미 비트 라인 쌍들에 연결되는 복수개의 로컬 입출력 라인 쌍들; 및 상기 로컬 입출력 라인 쌍들과 상기 더미 비트 라인 쌍들을 연결/분리하는 제1 스위칭 회로들을 구비하며, 상기 각각의 로컬 입출력 라인 쌍들은 상기 더미 비트 라인 센스 앰플리파이어가 배치되는 비트 라인 센스 앰플리파이어 영역 상에서 제1 분할 로컬 입출력 라인 쌍들과 제2 분할 로컬 입출력 라인 쌍들로 분할되며, 상기 각각의 제1 스위칭 회로들은 하나의 칼럼 선택 라인의 칼럼 선택 라인 신호에 의하여 공통으로 제어되는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 또 다른 일면에 따른 반도체 메모리 장치는 복수개의 서브-어레이들을 포함하는 메모리 셀 어레이; 상기 서브-어레이들 사이에 배치되는 비트 라인 센스앰플리파이어 영역; 상기 비트 라인 센스앰플리파이어 영역 상에 배치되는 제1 분할 로컬 입출력 라인을 구비하며, 상기 제1 분할 로컬 입출력 라인의 일단이 상기 비트 라인 센스 앰플리파이어 영역에 형성되는 것을 특징으로 한다.
이러한 본 발명에 따른 반도체 메모리 장치는 비트 라인 센스 앰플리파이어 영역에 로컬 입출력 라인을 분할할 수 있는 더미 비트 라인 센스 앰플리파이어 영역을 포함하고, 서브-워드 라인 드라이버 영역의 개수를 감소시킬 수 있어 칩 사이즈를 감소시킬 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 노멀 비트 라인에 연결되는 구성 요소들과 거의 동일한 구성 요소들에 연결되는 더미 비트 라인을 포함함으로써, 메모리 셀 어레이, 비트 라인 센스 앰플리파이어 및 칼럼 디코더의 연속성을 유지하게 할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치를 나타내는 개략적인 레이-아웃 다이어그램(lay-out diagram)이다. 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(20)는 복수개의 서브-어레이(21)들을 포함하는 메모리 셀 어레이, 칼럼 디코더(22) 및 로우 디코더(23)를 구비한다. 상기 서브-어레이(21)의 데이터 저장 용량은 도 1에 도시된 서브-어레이(11)의 데이터 저장 용량 보다 상대적으로 높다.
상기 메모리 셀 어레이는 비트 라인 센스 앰플리파이어 영역(24)과 서브-워드 라인 드라이버 영역(25)에 의해 80(=10×8)개의 서브-어레이(sub-array, 21)들로 분할된다. 각각의 비트 라인 센스 앰플리파이어 영역(24)은 세로 방향으로 반복적으로 배치되며, 각각의 서브-워드 라인 드라이버 영역(25)은 가로 방향으로 반복적으로 배치된다. 비트 라인 센스 앰플리파이어 영역(24)에는 비트 라인 센스 앰플리파이어(미도시)가 배치되고. 서브- 워드 라인 드라이버 영역(25)에는 서브-워드 라인(sub-word line, 미도시)을 구동하는 서브-워드 라인 드라이버(sub-word line driver, 미도시)가 배치된다.
본 발명의 실시예에 따른 반도체 메모리 장치(20)는 계층형 워드 라인 구조를 가진다. 즉, 복수개의 메인 워드 라인들(main word line, MWL)은 10개의 서브-어레이(21)들 위을 세로 방향으로 지나서 로우 디코더(23)에 연결되고, 메인 워드 라인들(MWL)에 상기 서브-워드 라인 드라이버를 통해 연결되는 복수개의 서브-워드 라인들(미도시)은 각각의 서브-어레이(21)들 상에 배치된다. 로우 디코더(23)는 로우 어드레스(row address)에 응답하여, 메인 워드 라인들(MWL)을 선택하고 활성화시킨다. 메인 워드 라인들(MWL)은 노멀 워드 라인(normal word lines, NWL)이라고도 부른다.
복수개의 칼럼 선택 라인들(CSL)은 8개의 서브-어레이들을 가로 방향으로 지나서 칼럼 디코더(22)에 연결된다. 칼럼 디코더(22)는 칼럼 선택 라인들(CSL)을 선택하여 활성화시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치(20)는 계층형 입출력 라인 구조를 가진다. 세로 방향으로 배치되는 2.5 개의 서브-어레이(21)들 마다 로컬 입출력 라인 쌍들(LIO)이 분할되어 비트 라인 센스 앰플리파이어 영역(24) 상에서 세로 방향으로 반복적으로 배치된다. 각각의 비트 라인 센스 앰플리파이어 영역(24)에 배치되는 로컬 입출력 라인 쌍들(LIO)은 서로 반대쪽에 배치되는 두 개의 서브-어레이(21)들에 의해 공통으로 사용된다. 글로벌 입출력 라인 쌍들(GIO)은 스위칭 회로들(미도시)을 통해 로컬 입출력 라인 쌍들(LIO)에 연결되고, 세로 방향으로 배치되는 2.5 개의 서브-어레이들 마다 글로벌 입출력 라인 쌍들(GIO)이 서브-워드 라인 드라이버 영역(25) 상에 세로 방향으로 반복적으로 배치된다. 상기 스위칭 회로들은 각각 글로벌 입출력 라인 쌍들(GIO)과 로컬 입출력 라인 쌍들(LIO)의 교차 영역(26)에 배치된다.
따라서, 본 발명에 따른 반도체 메모리 장치(20)는 비트 라인 센스 앰플리파이어 영역(24) 상에서 로컬 입출력 라인 쌍들(LIO)을 분할할 수 있으므로, 종래의 반도체 메모리 장치(10)와 실질적으로 동일한 데이터 저장 용량을 유지하면서도 칩 사이즈를 감소시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치를 나타내는 개략적인 레이-아웃 다이어그램이다. 도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(30)는 복수개의 서브-어레이(31)들을 포함하는 메모리 셀 어레이, 칼럼 디코더(32) 및 로우 디코더(33)를 구비한다. 칼럼 디코더와 로우 디코더(32, 33) 의 기능은 도 3의 칼럼 디코더와 로우 디코더(22, 23)의 기능과 동일하다.
도 4에 도시된 본 발명의 다른 실시예에 따른 반도체 메모리 장치(30)는 도 3에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치(20)와 거의 동일한 구성 요소를 포함하므로, 차이가 있는 부분에 대해서만 설명하면 다음과 같다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치(30)의 메모리 셀 어레이는 비트 라인 센스 앰플리파이어 영역(34)에 의해서만 분할되고 서브-워드 라인 드라이버 영역(35)은 상기 메모리 셀 어레이의 외부에 배치된다는 점에서 도 3에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치(30)와 차이가 있다. 따라서, 본 발명의 따른 반도체 메모리 장치는 서브-워드 라인 영역의 개수를 감소시킬 수 있으므로, 칩 사이즈를 감소시킬 수 있다.
도 5는 도 3에 도시된 로컬 입출력 라인 쌍들이 분할되는 부분을 상세히 나타내는 도면이다.
각각의 서브-어레이(21)들 상에는 복수개의 서브-워드 라인(SWL)들 및 복수개의 노멀 비트 라인 쌍들(normal bit line pairs, BL)들이 상호 직교하여 배치된다. 각각의 서브-워드 라인(SWL)들과 각각의 노멀 비트 라인 쌍들(BL)이 교차하는 교차 영역에 메모리 셀이 배치된다. 더미 비트 라인 쌍들(dummy bit line pairs, DBL)은 노멀 비트 라인 쌍(BL)들과 평행하게 배치된다. 각각의 서브-워드 라인(SWL)들과 각각의 더미 비트 라인 쌍(DBL)이 교차하는 교차 영역에도 메모리 셀이 배치된다. 따라서, 본 발명에 따른 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 연속성은 유지된다.
비트 라인 센스 앰플리파이어 영역(24)에는 참조 번호가 30 으로 매겨진 비트 라인 센스 앰플리파이어 영역(BL S/A)과 더미 비트 라인 센스 앰플리파이어 영역(DUMMY BL S/A)이 형성된다.
로컬 입출력 라인 쌍들(LIO, LIOB)은 더미 비트 라인 센스 앰플리파이어 영역(DUMMY BL S/A) 상에서 분할되어 제1 분할 로컬 입출력 라인 쌍들 및 제2 분할 로컬 입출력 라인 쌍들로 형성된다. 상기 제1 분할 로컬 입출력 라인 쌍들과 상기 제2 분할 로컬 입출력 라인 쌍들은 각각에 대응하는 글로벌 입출력 라인 쌍들(GIO) 중 제1 글로벌 입출력 라인 쌍들(미도시)과 제2 글로벌 입출력 라인 쌍들(미도시)에 상기 스위칭 회로들을 통해 연결된다. 그리고, 상기 제1 및 제2 분할 로컬 입출력 쌍들은 노멀 비트 라인 쌍들 및 더미 비트 라인 쌍(BL, DBL)에 직교하여 배치된다.
도 6은 도 5에 도시된 로컬 입출력 라인 쌍들이 분할되는 비트 라인 센스 앰플리파이어 영역을 상세히 나타내는 도면이다. 도 5에 도시된 로컬 입출력 라인 쌍들(LIO)을 사용하는 구성은 하나의 칼럼 선택 라인 당 4 개의 비트 라인 쌍이 대응하는 4 bit line pairs/CSL 구성이다.
비트 라인 센스 앰플리파이어 영역(31)에는 PMOS 트랜지스터들을 포함하는 PMOS형 센스 앰플리파이어, NMOS 트랜지스터들을 포함하는 NMOS형 센스 앰플리파이어, 두 개의 이퀄라이징 회로(equalizing circuit)들, 두 개의 분리 회로(isolation circuit)들 및 4 개의 칼럼 선택 스위치들이 배치된다.
상기 분리 회로들은 분리 신호들(PISOI, PISOJ)에 각각 응답하여, 왼쪽에 배치되는 비트 라인 쌍들([BLL<0>, BLBL<0>], [BLL<1>, BLBL<1>])과 오른쪽에 배치되는 비트 라인 쌍들([BLR<0>, BLBR<0>], [BLR<1>, BLBR<1>]) 을 분리한다. 상기 분리된 비트 라인 쌍들을 선택적으로 로컬 입출력 라인 쌍들([LIO0, LIOB0], [LIO4, LIOB4])에 연결된다.
상기 이퀄라이징 회로들은 이퀄라이징 신호들(PEQIB, PEQJB)에 각각 응답하여, 비트 라인 쌍들의 전압을 소정의 전압(VBL)으로서 이퀄라이징시킨다.
상기 PMOS형 센스 앰플리파이어는 소정의 전압(LA)에 응답하여, 왼쪽에 배치되는 각각의 비트 라인 쌍들([BLL<0>, BLBL<0>], [BLL<1>, BLBL<1>]) 사이의 전압 차이를 증폭한다. 상기 PMOS형 센스 앰플리파이어에 포함되는 두 개의 PMOS 트랜지스터들의 기판(substrate)에는 기판 전압(VINTA)이 인가된다. 상기 NMOS형 센스 앰플리파이어는 상기 전압(LA)의 반전 전압(LAB)에 응답하여, 오른쪽에 배치되는 각각의 비트 라인 쌍들([BLR<0>, BLBR<0>], [BLR<1>, BLBR<1>]) 사이의 전압 차이를 증폭한다.
상기 각각의 칼럼 선택 스위치들은 칼럼 선택 라인(CSL<0>)을 활성화/비활성화시키는 칼럼 선택 라인 신호에 응답하여, 상기 비트 라인 쌍들과 상기 로컬 입출력 라인 쌍들을 연결/분리한다. 상기 각각의 칼럼 선택 스위치들은 엔모스(NMOS) 트랜지스터를 구비한다.
비트 라인 센스 앰플리파이어 영역(33)에 배치되는 구성 요소들도 상기 설명된 비트 라인 센스 앰플리파이어 영역(31)의 구성 요소와 동일하다. 다만, 비트 라인 센스 앰플리파이어 영역(32)에 배치되는 비트 라인 쌍들 및 칼럼 선택의 참조 부호들이 각각 [BLL<4>, BLBL<4>], [BLL<5>, BLBL<5>] [BLR<4>, BLBR<4>], [BLR<5>, BLBR<5>] 및 CSL<2> 이라는 점에서 차이가 있다.
또한, 더미 비트 라인 센스 앰플리파이어 영역(32)에도 비트 라인 센스 앰플리파이어 영역(31)의 구성 요소와 동일한 구성 요소가 배치된다. 다만, 더미 비트 라인 센스 앰플리파이어 영역(32)의 각각의 칼럼 선택 스위치들에 연결된 칼럼 선택 라인(CSL<1>)은 접지 전압(VSS)에 연결되어 비활성화 상태를 유지한다는 점과, 더미 비트 라인 센스 앰플리파이어 영역(32)에 배치되는 비트 라인 쌍들 및 칼럼 선택 라인의 참조 부호들이 각각 [DBLL<2>, DBLBL<2>], [DBLL<3>, DBLBL<3>] [DBLR<2>, DBLBR<2>], [DBLR<3>, DBLBR<3>] 및 CSL<1> 이라는 점에서 차이가 있다.따라서, 본 발명의 반도체 메모리 장치에 포함되는 비트 라인 센스 앰플리파이어의 연속성도 유지된다.
칼럼 선택 라인(CSL<1>)은 본 발명의 실시예에 따른 반도체 메모리 장치에 포함된 칼럼 디코더(미도시) 내에서 접지 전압(VSS)에 연결될 수 있는 데, 이것에 대한 설명은 도 8을 참조하여 기술된다. 그리고, 도 6에 도시된 C 부분은 도 7을 참조하여 설명된다.
도 7은 도 6에 도시된 로컬 입출력 라인 쌍이 분할되는 부분을 확대하여 나타내는 도면이다. 도 7을 참조하면, 로컬 입출력 라인 쌍들([LIO0, LIOB0], [LIO4, LIOB4])은 각각 도 7에 도시된 SPLIT1과 SPLIT2에서 분할된다. 이와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 로컬 입출력 쌍들을 분할하기 위해 필요한 면적을 제공하는 더미 비트 라인 센스 앰플리파이어 영역을 포함한다.
도 8은 도 3에 도시된 칼럼 디코더의 실시예를 나타내는 도면이다. 도 8을 참조하면, 본 발명에 따른 반도체 메모리 장치에 포함되는 칼럼 디코더(22)는 칼럼 디코딩 회로(221) 및 구동 회로들(222a, 222b)을 포함한다. 각각의 구동 회로들(222a, 222b)은 퓨즈(F), 래치 회로(223), 인버터(INV3) 및 NMOS 트랜지스터(MN)를 구비한다.
NMOS 트랜지스터(MN)는 제어 신호(PVCCHB)에 응답하여, 노드(node, N)의 전압 레벨을 접지 전압(VSS)으로 풀-다운(pull-down)시킨다. 제어 신호(PVCCHB)는 본 발명의 실시예에 따른 반도체 메모리 장치에 전원이 인가될 때 소정의 시간 동안 논리 하이(high) 상태로 활성화되는 펄스(pulse)이다. 즉, 제어 신호(PVCCHB)는 본발명의 반도체 메모리 장치에 전원이 인가됨을 지시하는 신호이다.
래치 회로(223)는 크로스-커플(cross-couple)된 두 개의 인버터들(INV1, INV2)을 구비한다. 래치 회로(223)는 접지 전압(VSS)으로 풀-다운된 노드(N)의 전압 레벨을 래치한다. 인버터(INV3)는 래치 회로(223)의 출력 신호를 반전시켜, 칼럼 선택 라인(CSL<1>)을 논리 로우(low) 상태로 비활성화시킨다.
칼럼 디코딩 회로(221)는 칼럼 어드레스(CAi)를 디코딩(decoding)하여, 디코딩 칼럼 어드레스(DCA1)를 퓨즈(F)로 전달한다. 퓨즈(F)는 칼럼 선택 라인(CSL<1>)이 논리 로우 상태로 유지하도록 절단되어, 칼럼 디코딩 회로(221)의 출력 신호가 노드(N)로 전달되는 것을 차단한다.
또한, 칼럼 디코딩 회로(221)는 칼럼 어드레스(CAi)를 디코딩(decoding)하여, 디코딩 칼럼 어드레스(DCAj)를 발생한다. 여기서, j 는 1 를 제외한 0 또는 자연수이다. 구동 회로(222a)는 상기 설명된 구동 회로(222b)의 구성 요소들과 동일한 구성 요소들을 포함한다. 다만, 구동 회로(222a)에 포함되는 퓨즈(F)는 절단되지 않는다. 따라서, 구동 회로(222a)는 디코딩 칼럼 어드레스(DCAj)에 응답하여, 칼럼 선택 라인(CSL<i>)을 활성화시킨다.
따라서, 각각의 구동 회로들(222a, 222b)은 동일한 구성 요소들을 가지므로, 칼럼 디코더(22)는 연속성을 유지한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치는 비트 라인 센스 앰플리파이어 영역에 로컬 입출력 라인을 분할할 수 있는 더미 비트 라인 센스 앰플리파이이어 영역을 포함하고, 서브-워드 라인 드라이버 영역의 개수를 감소시킬 수 있어 칩 사이즈를 감소시킬 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 노멀 비트 라인에 연결되는 구성 요소들과 거의 동일한 구성 요소들에 연결되는 더미 비트 라인을 포함함으로써, 메모리 셀 어레이, 비트 라인 센스 앰플리파이어 및 칼럼 디코더의 연속성을 유지하게 할 수 있다.
Claims (24)
- 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할되는 메모리 셀 어레이;상기 비트 라인 센스 앰플리파이어 영역 상에 배치되는 로컬 입출력 라인; 및상기 서브-워드 라인 드라이버 영역 상에 배치되는 글로벌 입출력 라인을 구비하며,상기 로컬 입출력 라인의 일단이 상기 비트 라인 센스 앰플리파이어 영역 상에서 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 비트 라인 센스 앰플리파이어 영역은상기 로컬 입출력 라인의 일단이 형성되는 더미 비트 라인 센스 앰플리파이어가 배치되는 더미 비트 라인 센스 앰플리파이어 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 반도체 메모리 장치는칼럼 선택 라인 신호에 응답하여, 상기 더미 비트 라인 센스 앰플리파이어에 연결되는 더미 비트 라인과 상기 로컬 입출력 라인을 연결/분리하는 제1 스위칭 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1 스위칭 회로는상기 칼럼 선택 라인 신호의 비활성화에 응답하여, 상기 더미 비트 라인 센스 앰플리파이어에 연결되는 상기 더미 비트 라인과 상기 로컬 입출력 라인을 분리하는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서,상기 비활성화되는 칼럼 선택 라인 신호의 상태는 논리 로우 상태인 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서,상기 비트 라인 센스 앰플리파이어 영역에 배치되는 로컬 입출력 라인은 제1 분할 로컬 입출력 라인과 제2 분할 로컬 입출력 라인으로 형성되며,상기 제1 분할 로컬 입출력 라인은 상기 글로벌 입출력 라인 중 제1 글로벌 입출력 라인에 제2 스위칭 회로를 통해 연결되고, 상기 제2 분할 로컬 입출력 라인은 상기 글로벌 입출력 라인 중 제2 글로벌 입출력 라인에 제3 스위칭 회로를 통해 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 반도체 메모리 장치는상기 논리 로우 상태의 칼럼 선택 라인 신호를 발생하는 칼럼 디코더를 더 구비하는 반도체 메모리 장치.
- 제7항에 있어서, 상기 칼럼 디코더는상기 반도체 메모리 장치에 인가되는 칼럼 어드레스를 디코딩하는 칼럼 디코딩 회로;절단되어 상기 칼럼 디코딩 회로로부터 출력되는 신호의 전송을 차단하는 퓨즈;상기 퓨즈에 연결되는 노드;상기 반도체 메모리 장치에 전원이 인가됨을 지시하는 제어 신호에 응답하여, 상기 노드의 전압 레벨을 접지 전압으로서 풀-다운시키는 트랜지스터;상기 노드의 전압 레벨을 래치하는 래치 회로; 및상기 래치 회로의 출력 신호를 반전시켜 상기 논리 로우 상태의 칼럼 선택 라인 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할되는 메모리 셀 어레이;상기 각각의 서브-어레이들 상에 배치되는 복수개의 서브-워드 라인들;상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하는 복수개의 노멀 비트 라인 쌍들;상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하며 상기 노멀 비트 라인 쌍들에 평행하게 배치되는 더미 비트 라인 쌍;상기 더미 비트 라인 쌍에 연결되고, 상기 비트 라인 센스 앰플리파이어 영역에 배치되는 더미 비트 라인 센스 앰플리파이어;제1 스위칭 회로들을 통해 대응하는 상기 각각의 노멀 비트 라인 쌍들과 대응하는 상기 더미 비트 라인 쌍에 연결되는 복수개의 로컬 입출력 라인 쌍들; 및제2 스위칭 회로들을 통해 대응하는 상기 각각의 로컬 입출력 쌍들에 연결되는 복수개의 글로벌 입출력 라인 쌍들을 구비하며,상기 각각의 로컬 입출력 라인 쌍들의 일단은 상기 더미 비트 라인 센스 앰플리파이어가 배치되는 비트 라인 센스 앰플리파이어 영역 상에서 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 각각의 제1 스위칭 회로들은상기 칼럼 선택 라인 신호의 비활성화에 응답하여, 상기 더미 비트 라인 쌍과 상기 더미 비트 라인 쌍에 대응하는 각각의 로컬 입출력 라인 쌍들을 분리하는 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서,상기 비활성화되는 칼럼 선택 라인 신호의 상태는 논리 로우 상태인 것을 특징으로 하는 반도체 메모리 장치.
- 제11항에 있어서,상기 더미 비트 라인 센스 앰플리파이어 영역에 배치되는 상기 각각의 로컬 입출력 라인 쌍들은 제1 분할 로컬 입출력 라인 쌍들과 제2 분할 로컬 입출력 라인 쌍들로 형성되며,상기 제1 분할 로컬 입출력 라인 쌍들은 상기 글로벌 입출력 라인 쌍들 중 제1 글로벌 입출력 라인 쌍들에 상기 제2 스위칭 회로들 중 하나를 통해 연결되고, 상기 제2 분할 로컬 입출력 라인 쌍들은 상기 글로벌 입출력 라인 쌍들 중 제2 글로벌 입출력 라인 쌍들에 상기 제2 스위칭 회로들 중 하나를 통해 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제12항에 있어서, 상기 반도체 메모리 장치는상기 논리 로우 상태의 칼럼 선택 라인 신호를 발생하는 칼럼 디코더를 더 구비하는 반도체 메모리 장치.
- 제13항에 있어서, 상기 칼럼 디코더는상기 반도체 메모리 장치에 인가되는 칼럼 어드레스를 디코딩하는 칼럼 디코딩 회로;절단되어 상기 칼럼 디코딩 회로로부터 출력되는 신호의 전송을 차단하는 퓨즈;상기 퓨즈에 연결되는 노드;상기 반도체 메모리 장치에 전원이 인가됨을 지시하는 제어 신호에 응답하여, 상기 노드의 전압 레벨을 접지 전압으로서 풀-다운시키는 트랜지스터;상기 노드의 전압 레벨을 래치하는 래치 회로; 및상기 래치 회로의 출력 신호를 반전시켜 상기 논리 로우 상태의 칼럼 선택 라인 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 서브-워드 라인 드라이버 영역과 비트 라인 센스 앰플리파이어 영역에 의해 복수개의 서브-어레이들로 분할되는 메모리 셀 어레이;상기 각각의 서브-어레이들 상에 배치되는 복수개의 서브-워드 라인들;상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하는 복수개의 노멀 비트 라인쌍들;상기 각각의 서브-어레이들 상에 배치되고, 상기 각각의 서브-워드 라인들에 직교하며 상기 노멀 비트 라인 쌍들에 평행하게 배치되는 복수개의 더미 비트 라인 쌍들;상기 더미 비트 라인 쌍들에 연결되고, 상기 비트 라인 센스앰플리파이어 영역에 배치되는 더미 비트 라인 센스 앰플리파이어;상기 각각의 노멀 비트 라인 쌍들과 대응하는 상기 더미 비트 라인 쌍들에 연결되는 복수개의 로컬 입출력 라인 쌍들; 및상기 로컬 입출력 라인 쌍들과 상기 더미 비트 라인 쌍들을 연결/분리하는 제1 스위칭 회로들을 구비하며,상기 각각의 로컬 입출력 라인 쌍들은 상기 더미 비트 라인 센스 앰플리파이어가 배치되는 비트 라인 센스 앰플리파이어 영역 상에서 제1 분할 로컬 입출력 라인 쌍들과 제2 분할 로컬 입출력 라인 쌍들로 분할되며,상기 각각의 제1 스위칭 회로들은 하나의 칼럼 선택 라인의 칼럼 선택 라인 신호에 의하여 공통으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
- 제15항에 있어서,상기 제1 스위칭 회로들 각각은 적어도 두 개의 엔모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제15항에 있어서,상기 제1 분할 로컬 입출력 라인 쌍들에 연결되는 더미 비트 라인 쌍과 상기 제2 분할 로컬 입출력 라인 쌍들에 연결되는 더미 비트 라인 쌍은 동일한 서브-어레이 상에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 제15항에 있어서,상기 칼럼 선택 라인 신호는 상기 제1 스위칭 회로들을 비활성화시키는 논리 로우 레벨의 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 복수개의 서브-어레이들을 포함하는 메모리 셀 어레이;상기 서브-어레이들 사이에 배치되는 비트 라인 센스앰플리파이어 영역;상기 비트 라인 센스앰플리파이어 영역 상에 배치되는 제1 분할 로컬 입출력 라인을 구비하며,상기 제1 분할 로컬 입출력 라인의 일단이 상기 비트 라인 센스 앰플리파이어 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제19항에 있어서,상기 비트 라인 센스앰플리파이어 영역은 더미 비트 라인 센스앰플리파이어 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제20항에 있어서,상기 반도체 메모리 장치는 제2 분할 로컬 입출력 라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제21항에 있어서,상기 제2 분할 로컬 입출력 라인의 일단은 상기 더미 비트 라인 센스앰플리파이어 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제22항에 있어서,상기 제1 분할 로컬 입출력 라인의 일단과 상기 제2 분할 로컬 입출력 라인의 일단은 상기 더미 비트 라인 센스 앰플리파이어 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 제20항에 있어서,상기 반도체 메모리 장치는 제2 분할 로컬 입출력 라인을 더 구비하고,상기 제1 분할 로컬 입출력 라인의 일단과 상기 제2 분할 로컬 입출력 라인의 일단은 상기 더미 비트 라인 센스앰플리파이어 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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|---|---|---|---|---|
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| KR100615577B1 (ko) * | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법 |
| KR100689858B1 (ko) * | 2004-09-15 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 라인배치구조 |
| KR100625294B1 (ko) * | 2004-10-30 | 2006-09-18 | 주식회사 하이닉스반도체 | 전원 공급 제어 회로 및 전원 공급 회로의 제어 방법 |
| CN101228633A (zh) * | 2005-07-08 | 2008-07-23 | 兹莫斯技术有限公司 | 源晶体管配置和控制方法 |
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| JP4427847B2 (ja) * | 1999-11-04 | 2010-03-10 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍと半導体装置 |
| JP3292191B2 (ja) * | 1999-12-20 | 2002-06-17 | 日本電気株式会社 | 半導体記憶装置 |
| US6538917B1 (en) * | 2001-09-25 | 2003-03-25 | Hewlett-Packard Development Company, L.P. | Read methods for magneto-resistive device having soft reference layer |
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Cited By (1)
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