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KR100393860B1 - 랜덤액세스메모리 - Google Patents

랜덤액세스메모리 Download PDF

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KR100393860B1
KR100393860B1 KR1019970033019A KR19970033019A KR100393860B1 KR 100393860 B1 KR100393860 B1 KR 100393860B1 KR 1019970033019 A KR1019970033019 A KR 1019970033019A KR 19970033019 A KR19970033019 A KR 19970033019A KR 100393860 B1 KR100393860 B1 KR 100393860B1
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히데까즈 히구찌
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닛본 덴끼 가부시끼가이샤
엔이씨 일렉트로닉스 코포레이션
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Abstract

판독 및 기입 동작을 동시에 행하는 것이 가능한 랜덤 액세스 메모리에서, 메모리 셀 매트릭스는 기입 인에이블 신호 라인, 출력 인에이블 신호 라인, 데이타 입/출력 라인, 행 어드레스 지정 회로, 열 어드레스 지정 회로, 판독/기입 제어 회로, 입력 데이타 버퍼 회로, 및 출력 데이타 버퍼 회로를 각각 포함하는 복수의 뱅크로 분할되거나, 또는 판독 및 기입용의 독립된 행 어드레스 지정 회로 및 판독 및 기입용의 독립된 열 어드레스 지정 회로를 포함한다.

Description

랜덤 액세스 메모리{RANDOM ACCESS MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 특히 랜덤 액세스 메모리(random access memory)에 관한 것이다.
종래에는, 랜덤 액세스 메모리에 있어서의 판독 및 기입의 제어는 일반적으로 각 사이클마다, 판독 모드 또는 기입 모드에 제한되고, 동일한 기간중에 판독 및 기입이 행해지는 모드로서는 "판독-변경-기입(read-modify-write)" 또는 직렬 포트를 이용한 듀얼-포트 랜덤 액세스 메모리가 이용되어 왔다.
도 1은 종래 기술의 랜덤 액세스 메모리를 도시하는 블록도이고, 도 2는 도 1에 도시된 랜덤 액세스 메모리에 대한 "판독-변경-기입"의 타이밍도이다.
외부 입력으로서, 랜덤 액세스 메모리는 전원 핀(VDD 및 GND), 행 어드레스 스트로브 신호 핀(51)(/RAS), 열 어드레스 스트로브 신호 핀(52)(/CAS), 복수의 어드레스 핀(53), 기입 인에이블 신호 핀(54)(/WE), 출력 인에이블 신호 핀(55)(/OE), 데이타 입력 핀(56)(/DIN), 및 데이타 출력 핀(57) (DOUT)을 포함하는데, 이들 핀들에 의해 동작 모드가 결정되어 데이타의 입/출력을 실행한다. 내부 회로는 주로 메모리 셀 매트릭스(61), 어드레스 판정 회로(62), 행 어드레스 지정 회로(63), 열 어드레스 지정 회로(64), 판독/기입 제어 회로(65), 입력 데이타 버퍼 회로(66), 및 출력 데이타 버퍼 회로(67)로 구성되어 있다. 여기에서, "/RAS"와 같은 표시(label)에 포함된 슬래시(/slash)는 로우(low) 레벨에서 활성화하는 것을 나타낸다.
도 1에 도시된 랜덤 액세스 메모리에서의 판독-변경-기입 동작은 도 2를 참조하여 다음에 설명될 것이다.
시각 t1에서, 행 어드레스 스트로브 신호 핀(51)이 활성화되면, 그 시각의 외부 어드레스 신호(53)의 데이타가 어드레스 판정 회로(62)에 입력되고, 행 어드레스 지정 회로(63)에 의해 행 어드레스가 지정된다. 시각 t2에서, 열 어드레스스트로브 신호 핀이 활성화되면, 그 시각의 외부 어드레스 신호(53)의 데이타가 상기 행의 경우에서와 동일한 방법으로 어드레스 판정 회로(62)에 입력되고, 열 어드레스 지정 회로(64)에 의해 열 어드레스가 지정된다.
판독-변경-기입 동작의 경우에, 시각 t2의 시점에서 출력 인에이블 신호 /OE가 인에이블되면 행 및 열 어드레스에 의해 지정된 메모리 셀의 데이타가 입/출력 버스(68)를 통과한 후 데이타 출력 핀(57)을 경유하여 출력된다. 그 후, 기입 인에이블 신호 /WE가 인에이블 됨으로써 기입 동작이 지정되어, 데이타 입력 핀(56)의 데이타가 입력 버퍼 회로(66)에 입력된 다음, 입/출력 버스(68)로부터 지정되어 있는 어드레스의 메모리 셀에 기입된다. 한편, 출력 버퍼 회로(67)는 판독/기입 제어 신호(65)를 활성화하여 출력 데이타의 출력을 정지시킨다.
도 3은 종래 기술의 듀얼-포트 랜덤 액세스 메모리의 블록도이고, 도 4는 도 3에 도시된 듀얼-포트 랜덤 액세스 메모리의 타이밍도이다.
도 3에 도시된 바와 같이, 듀얼-포트 랜덤 액세스 메모리는, 일반적인 랜덤 액세스 메모리 이외에도, 직렬 포트 판독/기입 제어 회로(72), 외부 입력으로서 직렬 포트 인에이블 신호(73)(/SE), 직렬 포트 클럭 신호 핀(74)(/SC), 직렬 포트 데이타 입/출력 핀(71)(SI0), 및 직렬 포트 데이타 저장 버퍼 회로(75)를 갖추고 있다. 이 요소들은 동작 모드를 결정하고 데이타의 입/출력을 실행한다.
듀얼-포트 랜덤 액세스 메모리의 동작은 도 4를 참조하여 다음에 기술될 것이다.
상기에서 설명된 랜덤 액세스 유닛의 경우, 시각 t1에서 행 어드레스 스트로브 신호 핀(51)이 활성화되면, 그 시각의 외부 어드레스 신호(53)의 데이타가 어드레스 판정 회로(62)에 입력되고, 행 어드레스 지정 회로(63)에 의해 행 어드레스가 지정된다. 시각 t2에서, 열 어드레스 스트로브 신호 핀(52)이 활성화되면, 그 시각의 외부 어드레스 신호(53)의 데이타가 상기 행의 경우와 동일한 방법으로 어드레스 판정 회로(62)에 입력되고, 열 어드레스 지정 회로(64)에 의해 열 어드레스가 지정된다.
듀얼-포트 랜덤 액세스 메모리의 경우, 시각 t1의 시점에서, 외부 신호 SE가 인에이블 됨으로써 직렬 포트가 인에이블되고, 행 및 열 어드레스에 의해 지정된 메모리 셀의 데이타는 직렬 포트 입/출력 핀(71)으로부터 직렬 포트 데이터 저장 버퍼 회로(75)로, 직렬 포트 클럭 신호(72)가 활성 기간 중에 비트 단위로 송출되는 한편, 직렬-판독 동작의 경우에는, 행 및 열 어드레스에 의해 지정된 메모리 셀의 데이타가 데이타 저장 버퍼 회로(75)로 송출되어, 직렬 포트 클럭 신호(72)의 활성 기간 중에 비트 단위로 직렬 데이타 입/출력 핀(71)으로부터 출력된다. 직렬 포트 데이타 저장 버퍼 회로(75)를 제공하고, 그 버퍼 내에 데이터를 저장함으로써, 랜덤 액세스부와는 비동기로 직렬 포트 입/출력 핀(71)을 이용하여 데이터가 전송될 수 있으므로, 랜덤 액세스부에서 판독시에 직렬 포트부에서의 기입 또는 랜덤 액세스부에서 기입시에 직렬 포트부에서 판독을 행하는 것이 가능하다.
판독-변경-기입 동작의 경우에는, 통상의 판독 동작을 종료하고, 메모리 셀로 부터의 데이타를 출력 핀으로부터 출력한 후, 기입 동작이 실행되어 동일한 어드레스에 대하여 새로운 데이타가 기입된다. 그러나, 어드레스 결정에 소요되는시간 이외에도 판독 동작 및 기입 동작에 대한 소요 시간이 필요할 뿐아니라, 동일한 기간 중에 판독 및 기입 동작이 가능한 어드레스는 상기 동일한 어드레스에 제한된다.
반면, 듀얼-포트 랜덤 액세스 메모리에 의한 동일 기간에서의 판독 및 기입 동작을 도시에 실행하는 경우는, 데이터 전송에 의해 메모리 셀의 데이터를 직렬 포트부의 직렬 포트 데이터 저장 버퍼에 데이터를 일시적으로 저장하거나 또는 저장된 데이터를 하나의 데이터 전송 사이클에서 메모리 셀로 전송하므로, 소정 어드레스에 대한 동시 판독 동작 및 기입 동작이 복잡하게 될 뿐 아니라, 직렬 포트 섹션을 사용하는 페이지 모드에서는 동일한 주기 동안 판독 동작 또는 기입 동작이 이루어질 수 없게 된다.
본 발명의 목적은 동시에 판독 및 기입 동작을 허가하는 랜덤 액세스 메모리를 제공하는 것이다.
본 발명의 랜덤 액세스 메모리에서, 메모리 셀 매트릭스는 복수의 뱅크로 분할되고, 각 뱅크는 기입 인에이블 신호 라인, 출력 인에이블 신호 라인, 데이타 입/출력 라인, 행 어드레스 지정 회로, 열 어드레스 지정 회로, 판독/기입 제어 회로, 입력 데이타 버퍼 회로, 및 출력 데이타 버퍼 회로를 포함한다.
각 뱅크당 판독 동작 또는 기입 동작의 독립적인 제어가 가능하기 때문에, 판독 동작 또는 기입 동작이 동일한 주기 동안 복수의 어드레스에 대하여 실행될 수 있다.
본 발명에 따른 다른 랜덤 액세스 메모리는 판독 및 기입용으로 사용되는 독립된 행 어드레스 지정 회로 및 열 어드레스 지정 회로를 포함한다.
결과적으로, 판독부와 기입부를 포함하는 입/출력 데이타 버스는 동일한 주기 동안, 소정의 판독 동작 어드레스를 선택하고, 판독 동작 Y 스위치를 활성화시키고(열 어드레스 지정 회로로부터 메모리 셀로의 출력), 판독 동작을 실행하는 모드뿐 아니라, 소정의 기입 동작 어드레스를 선택하고 기입 동작 Y 스위치를 활성화시키고 기입 동작을 실행하는 모드를 포함한다. 이 형태의 구조는 랜덤 액세스 메모리 섹션이 핵심을 이루는 주문자 LSI에서 랜덤 액세스 메모리 섹션의 입/출력부가 분할되어 있기 때문에 가능하다.
본 발명은 동일한 사이클 동안 서로 다른 어드레스에 대한 하나의 기입 또는 판독 동작에 요구되는 사이클 시간과 동일한 주기에서 메모리 셀로의 데이타 기입 및 메모리 셀로부터의 데이타 판독을 동시에 가능하게 함으로써, 기입 동작 및 판독 동작을 병렬로 실행할 때 전체 사이클 시간이 감소되어 기입 인에이블 신호 및 출력 인에이블 신호의 타이밍 제어가 간소화되므로 메모리를 좀 더 효율적으로 사용할 수 있게 된다.
도 1은 종래 기술의 랜덤 액세스 메모리의 블록도.
도 2는 도 1의 랜덤 액세스 메모리에 대한 타이밍도.
도 3은 종래 기술의 듀얼 포트를 도시하는 블록도.
도 4는 도 3의 듀얼 포트 랜덤 액세스 메모리에 대한 타이밍도.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리를 도시하는 블록도.
도 6은 도 5의 반도체 메모리의 타이밍도.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리를 도시하는 블록도.
도 8은 도 7의 반도체 메모리에 대한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 행 어드레스 스트로브 신호
12, 32 : 열 어드레스 스트로브 신호
13, 33 : 어드레스 핀
14a, 14b : 기입 인에이블 신호
15a, 15b : 출력 인에이블 신호
16a, 16b: 입/출력 핀
21a, 21b : 메모리 셀 매트릭스
22, 42 : 어드레스 판정 회로
23a, 23b, 24a, 24b : 행 어드레스 지정 회로
25a, 25b : 판독/기입 제어 회로
26a, 26b : 입력 데이타 버퍼 회로
27a, 27b : 출력 데이타 버퍼 회로
31, 32 : 행 어드레스 스트로브 신호
34 : 기입 인에이블 신호
35 : 출력 인에이블 신호
36 : 데이타 입력 핀
37 : 데이타 출력 핀
43a, 43b : 행 어드레스 지정 회로
44a, 44b : 열 어드레스 지정 회로
45 : 입력 데이타 버퍼 회로
46 : 출력 데이타 버퍼 회로
본 발명의 상기 및 다른 목적들, 특성 및 장점은 본 발명의 실시예를 설명하는 첨부된 도면을 참조한 다음의 기술로 더욱 분명해질 것이다.
도 5에 도시된 본 발명의 제1 실시예에 따른 랜덤 액세스 메모리는 메모리 셀을 두개의 뱅크 a와 b 분할한 것으로, 도 1 및 도 3에 도시된 종래 기술의 랜덤액세스 메모리와 유사하게 외부 입력으로서 전원 공급 핀(VDD 및 GND), 행 어드레스 스트로브 신호 핀(11)(/RAS), 열 어드레스 스트로브 신호 핀(12/CAS), 복수의 어드레스 핀(13), 각 뱅크마다 기입 인에이블 신호 핀(14a 및 14b)(/WE), 각 뱅크마다 출력 인에이블 신호 핀(15a, 15b)(/OE), 및 각 뱅크마다 데이타 입/출력용 핀으로서 제공되는 데이타 입/출력 핀(16a 및 016b)을 갖고, 내부 회로는 각 뱅크에 대한 메모리 셀 매트릭스(21a 및 21b), 어드레스 판정 회로(22), 각 뱅크마다 행 어드레스 지정 회로(23a 및 23b), 각 뱅크마다 열 어드레스 지정 회로(24a 및 24b), 각 뱅크마다 판독/기입 출력 제어 회로(25a 및 25b), 각 뱅크마다 입력 데이타 버퍼 회로(26a 및 26b), 및 각 뱅크마다 출력 데이타 버퍼 회로(27a 및 27b)로 구성되어 있다.
본 실시예의 동작은 도 6에 도시된 타이밍도를 참조하여 다음에 설명될 것이다.
행 어드레스, 및 열 어드레스의 지정은 종래의 기술에서와 같이 행해지고, 도 6에 도시된 예에서는, 입/출력 버스(28b)에 메모리 셀로부터의 데이터가 출력된다. 시각 t1에서 행 어드레스 스트로브 신호(11)의 지정이 뱅크마다 행해지고, 행 어드레스 지정 회로(23a 및 23b)에 외부 어드레스 신호(13)의 데이타가 행 어드레스의 지정 신호로서 입력되고; 시각 t2에서 열 어드레스 스트로브 신호(12)의 지정이 각 뱅크마다 행해져서 열 어드레스 지정 회로(24a 및 24b)에 외부 어드레스 신호(13)의 데이터가 열 어드레스 지정 신호로서 취해진다.
시각 t3에서, 뱅크 a측이 기입 동작, 및 뱅크 b측이 판독 동작을 행함으로써, /출력 핀(16a)(DIO)에 입력된 데이타가 입력 버퍼 회로(26a), 및 입/출력 버스(28a)를 통과하여 지정된 어드레스(21a)에 기입되고, 지정 어드레스의 셀(21b)로 부터 판독된 데이타는 입/출력 버스(28b)로부터 출력 버퍼 회로(27b)를 통해 입/출력 핀(16b)(DIO)에 출력된다.
도 7에 도시된 본 발명의 제2 실시예에 따른 랜덤 액세스 메모리는 제1 실시예에서의 뱅크 분할 대신, 행 어드레스 및 열 어드레스로부터 데이타 버퍼 회로 및 입/출력 회로까지가 기록용, 판독용으로 완전히 분리되어 있고, 외부 입력으로서 전원 공급 핀(VDD 및 GND), 행 어드레스 스트로브 신호 핀(31)(/RAS), 열 어드레스 스트로브 신호 핀(32)(/CAS), 복수의 어드레스 핀(33), 기입 인에이블 신호 핀(34)(/WE), 출력 인에이블 신호 핀(35)(/OE), 데이타 입력 핀(36)(DIN), 및 데이타 출력 핀(37)(DOUT)을 갖고, 내부 회로는 메모리 매트릭스 1개에 판독과 기입을 분할한 형태의 예에 의해, 어드레스 판정 회로(42), 행 어드레스 지정 회로 기입용(43a)과 판독용(43b), 열 어드레스 지정 회로도 기입용(44a)과 판독용(44b), 기입용 버스(48a)와 판독용 버스(48b), 입력 버퍼 회로(45)와 블록 버퍼 회로(46)로 구성된다.
본 실시예의 동작은 도 8의 타이밍도를 참조하여 다음에 기술될 것이다.
입력 버스(48a)에서, 입력 핀(36)으로 부터의 데이타는 입력 버퍼 회로(45)를 경유하여 메모리 셀 매트릭스(41)로 전송되고, 출력 버스(48b)에서 메모리 셀 매트릭스(41)로부터의 데이타는 출력 버퍼 회로(46)를 경유하여 전송된 다음 출력 핀(37)으로부터 출력되며, 행 어드레스 및 열 어드레스의 지정은 종래 기술의 예와동일하고 타이밍도는 제1 실시예의 도 6에서와 동일하다.
시간(t1)에서, 행 어드레스 스트로브 신호(31)는 기입 및 판독용으로 지정되고, 이어서 외부 어드레스 신호(33)의 데이타가 행 어드레스 지정으로서 행 어드레스 지정 회로(43a 및 43b)로 입력되고; 시간(t2)에서, 열 어드레스 스트로브 신호(32)는 기입 및 판독용으로 지정되고, 이어서 외부 어드레스 신호(33)의 데이타가 열 어드레스 지정으로서 열 어드레스 지정 회로(44a 및 44b)로 입력된다.
본 발명에 따른 메모리는 제1 실시예에서와 같이 뱅크들로 분할하고 각 뱅크당 기입 인에이블 신호 핀 및 출력 인에이블 신호 핀을 제공함으로써, 또는 제2 실시예에서와 같이 어드레스 지정 회로로부터 데이타 버스, 입/출력 버퍼, 및 외부 입/출력 핀까지의 요소들을 기입용 및 판독용으로 분할함으로써 동일한 주기동안 기입 동작 및 판독 동작을 가능하게 하고, "판독-변경-기입"과는 대조적으로 동일한 주기동안 동일한 어드레스에 대한 판독 및 기입보다는 오히려 동일한 주기동안 서로 다른 어드레스에 대한 판독 및 기입을 허가하여, 결과적으로, 동시 기입/판독 동작 메모리로서 사용될 때, 이 메모리는 하나의 기입 또는 판독 동작 시간과 동일한 최소 사이클을 갖는 사이클 시간을 허가하여, 메모리의 기입/판독 데이타 전송 스피드가 증가된다.
본 발명의 전술한 실시예가 특정 용어를 사용하여 기술되었다 하더라도, 그러한 설명은 단지 예시적으로 사용된 것이며, 다음 청구항의 정신 또는 범위를 벗어나지 않는 범위내에서 본 발명에 대한 변경이 이루어질 수 있을 것이다.
본 발명에 따르면, 동일한 사이클 동안 서로 다른 어드레스에 대한 하나의 기입 또는 판독 동작에 요구되는 사이클 시간과 동일한 주기에서 메모리 셀로의 데이타 기입 및 메모리 셀로 부터의 데이타 판독이 동시에 가능하게 됨으로써 기입 동작 및 판독 동작을 병렬로 실행할 때 전체 사이클 시간이 감소되어 기입 인에이블 신호 및 출력 인에이블 신호의 타이밍 제어가 간소화되므로 메모리를 더욱 효율적으로 사용할 수 있게 된다.

Claims (1)

  1. 랜덤 액세스 메모리에 있어서,
    메모리 셀 매트릭스, 입력 버퍼 회로, 출력 버퍼 회로, 판독 동작용 행 어드레스 지정 회로 및 기입 동작용 행 어드레스 지정 회로, 및 판독 동작용 열 어드레스 지정 회로 및 기입 동작용 열 어드레스 지정 회로를 포함하는 랜덤 액세스 메모리.
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