KR100393287B1

KR100393287B1 - 전압 제어 발진기

Info

Publication number: KR100393287B1
Application number: KR10-2000-0022768A
Authority: KR
Inventors: 타니모토스스무
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-04-30
Filing date: 2000-04-28
Publication date: 2003-07-31
Also published as: US6452458B1; KR20000077108A; CN1161883C; TW445723B; JP3512676B2; CN1272725A; JP2000315939A; DE60006449D1; EP1056207A1; DE60006449T2; EP1056207B1

Abstract

전압 제어 발진기(3)는 링 발진기 제어 회로(2)와 링 발진기(1)로 구성되고, 링 발진기(1)는 다수의 차동 증폭기(5 내지 8)에 의해서 구성되며, 차동 증폭기(5 내지 8) 각각은 차동쌍 트랜지스터(24 및 25)와 각각의 트랜지스터에 접속된 부하 회로(22 및 23)를 포함한다. 부하 회로(22 및 23)는 부하 구동 전압(CL1 및 CL2)에 따라 차동 증폭기가 항상 선형 영역에서 동작하도록 구성된다.

Description

전압 제어 발진기{VOLTAGE-CONTROLLED OSCILLATOR}

기술 분야

본 발명은 전압 제어 발진기에 관한 것으로, 특히 부하 회로를 각각 구비하는 다수의 차동 증폭기로 구성되는 링 발진기를 구비하는 전압 제어 발진기에 관한 것이다.

종래의 기술

최근, CD-ROM 등의 디스크 서보 시스템용의 위상 동기 루프(PLL)에 있어서,PLL의 기준 발진 주파수의 수배 내지 10 배 정도의 출력 주파수 범위가 필요 되어지고 있다. 이 PLL은 입력되는 전압에 응답하여 그 출력 주파수가 변화되는 전압 제어 발진기를 포함하고 있다.

집적 회로의 대규모화(시스템화)와 고속화로 인해 근래의 PLL이 온-칩 구조를 갖기 때문에, 이러한 PLL의 전압 제어 발진기는 칩에 집적되기에 알맞은 구조를 가져야만 한다. 즉, 제조 공정의 변화에 대하여 안정하고, 제조 후 조정을 필요로 하지 않으며, 집적 회로 내에서 발생하는 잡음에 대해 내성이 높은 전압 제어 발진기의 개발이 요구되고 있다.

이러한 전압 제어 발진기를 실현하기 위해, 예컨대, "IEEE JOURNAL OF SOLID-STATE CIRCUITS Vol.25, NO.6, DECEMBER, 1990의 pp.1385 내지 1394"나 "IEEE JOURNAL OF SOLID-STATE CIRCUITS Vol.27, No.11, NOVEMBER, 1992의 pp.1599 내지 1607"이나 USP 5,412,349호에 개시되어 있는 바와 같이, 링 발진기의 능력을 제어할 수 있는 부하를 갖는 다수의 차동 증폭기로 구성된 링 발진기가 제안되어 있다. 이들 문헌 각각에서 제안된 링 발진기는 전원 잡음에 대한 감도가 낮은 차동 증폭기로 구성되기 때문에, 동시적인 피드백 제어로 인해 샘플링된 동작점 사이의 동작점 변동이 작고, 또한, 부하의 출력 임피던스가 낮기 때문에 칩 내에서의 상대 격차에 의한 동작점 격차도 작게 할 수 있다고 하는 집적화에 알맞은 특성을 갖고 있다.

이들 종래 기술은 도 13 내지 도 18을 참조하여 하기에 더욱 상세히 설명될 것이다. 종래 기술의 전압 제어 발진기는 도 13에 도시되어 있다. 도 13에 있어서,전압 제어 발진기(103)는 링 발진기(101)와 상기 링 발진기의 동작을 제어하는 링 발진기 제어 회로(102)를 포함한다.

도 14는 링 발진기(101)의 블록도로서, 동일한 회로 구성을 갖는 차동 증폭기(105 내지 108)로 구성되어 있다. 차동 증폭기(105 내지 108) 각각은 플러스 입력(I1), 마이너스 입력(I2), 플러스 출력(01), 마이너스 출력(02), 전류 제어 전압 단자(IC) 및 부하 제어 전압 단자(CL)를 포함한다. 차동 증폭기(105 내지 108)는 종속 접속되고, 차동 증폭기(108)의 출력은 차동 증폭기(105)의 입력에 역 위상(reverse phase)으로 피드백되어 4 단(stage)의 링 발진기를 구성한다. 링 발진기(104)가 차동 증폭기로서 구성되어 있기 때문에, 전원 전압을 제거하는 자신의 높은 능력에 의해 전원 잡음에 대한 감도가 낮게 억제된다. 차동 증폭기 각각의 전류 제어 전압 단자(IC)는 차동 증폭기(105 내지 108)의 회로 전류를 제어하는 기능을 가지고, 부가 제어 전압 단자(CL)는 차동 증폭기의 부하의 성능을 조정함으로써 동 위상의 출력 전압을 제어하여 동 위상의 출력 전압이 도 13에 도시된 기준 전압과 항상 일치하도록 하는 기능을 갖는다.

도 15는 도 13에 도시된 링 발진기 제어 회로(102)의 회로도이다. 도 15에 있어서, NMOSFET(111)는 게이트가 전압 제어 발진기(103)의 입력인 발진 주파수 제어 전압 단자에 접속되고, 소스가 저항기(110)에 접속되고, 드레인이 PMOSFET(112)의 드레인에 접속되어 있다. PMOSFET(112)의 게이트는 자신의 드레인에, 소스는 전원 단자(115)에 접속되어 있다. 차동 증폭기(113)는 링 발진기(101)를 구성하는 차동 증폭기(105 내지 108)와 동일한 구성을 가지며, 그 양 입력 단자(I1 및 I2)는기준 전압 단자에 공통으로 접속되고, 양 출력 단자(O1 및 O2)는 싱글-엔드 연산증폭기(single-end operation amplifier; 114)의 플러스 입력 단자에 접속되어 있다. 상기 싱글-엔드 연산증폭기(114)의 출력 단자는 차동 증폭기(113)의 부하 제어 전압 단자(CL)에 접속된다. 차동 증폭기(113)의 전류 제어 전압 단자(IC)에는 PMOSFET(112)의 드레인이 접속되어 있다. 상기 싱글-엔드 연산증폭기(114)의 마이너스 입력 단자는 기준 전압원에 접속되어 있다. 연산증폭기(114)는 차동 증폭기(113)의 출력이 기준 전압과 일치하도록 차동 증폭기(113)의 부하 제어 전압 단자(CL)의 전압을 제어한다. 차동 증폭기(113)는 링 발진기(101)를 구성하는 차동 증폭기(105 내지 108)와 동일한 회로 구성을 가지고, 그 회로 전류 및 부하 제어 전압도 차동 증폭기(105 내지 108)와 동일하기 때문에, 그 동 위상 출력 전압은 차동 증폭기(105 내지 108)의 동 위상 출력 전압과 일치하게 된다.

도 16은 차동 증폭기(105 내지 108 및 113)와 동일한 차동 증폭기(121)의 회로도이다. 도 16에 있어서, NMOSFET(124, 125)가 차동 입력쌍이고, NMOSFET(126)가 전류원이다. 부하 회로(122, 123)는 도 17이나 도 18에 각각 도시된 동일한 회로 구성을 갖는다. 도 17의 부하 회로는 부하 제어 전압이 게이트에 입력되는 NMOSFET(132)와 게이트와 자신의 게이트에 드레인이 접속된 NMOSFET(133)로 구성된다. 단자(131)는 도 16의 출력 단자(O1, O2) 중 하나에 접속된다. NMOSFET(133)의 게이트가 출력 단자(131)에 접속되어 있기 때문에, NMOSFET(133)의 단자(131)로부터 본 임피던스, 즉 출력 임피던스는 NMOSFET(133)의 상호 콘덕턴스에 반비례하며 낮은 값을 갖는다. 또한, 게이트에 부하 제어 전압이 공급되는 NMOSFET(133)가 포화 영역에서 동작하기 때문에, 부하 제어 전압이 낮은 경우에 출력 단자(131)에서의 전압(Vo)과 부하 제어 전압(VCL) 사이에 하기와 같은 관계가 설정된다:

VCL - Vth < Vo

여기서 Vth는 NMOSFET(132)의 임계 전압이다. 따라서, 부하의 출력 임피던스는 매우 크게 된다. 즉, 출력 임피던스는 전류 변화(△i)에 대한 전압 변화(△V)의 비율인 △V/△i로 표현된다. 포화 영역에서, 전류(i)가 거의 일정하기 때문에, △i는 거의 0에 가깝고 출력 임피던스는 거의 무한대가 된다. 그러나, 동작 전류가 변하는 경우에도 동 위상의 출력 전압을 일정하게 하기 위해서는, 부하 제어 전압에 의해 성능이 제어될 수 있는 NMOSFET(132)가 필수적이다. 즉, 동 위상의 출력 전압이 동작 전류에 의해 변화되기 때문에 NMOSFET(133)만으로 동 위상의 출력 전압을 제어하는 것은 불가능하다. 결과적으로, MOSFET(132 및 133) 둘 다를 사용하는 것에 의해 부하의 출력 임피던스를 낮게 하고 동 위상의 출력 전압을 일정하게 하는 것이 가능해진다.

도 18에 도시된 부하 회로는, 도 17에 도시된 NMOSFET(132 및 133)에 부가해서, 게이트에 부하 제어 전압이 공급되며 NMOSFET(133)의 소스 측에 제공되는 NMOSFET(134)를 포함한다. 도 17에 도시된 부하 회로에 있어서, 동작 전류가 낮게되고 동작 전류의 대부분이 NMOSFET(133)를 통해 흐르는 경우, 발진 주파수 출력의 진폭은 동작 전류 보다 작은 동작 전류의 범위로 감소된다. 도 18에 도시된 부하 회로에 있어서, 이러한 현상은 NMOSFET(134)를 제공함으로써 발생하지 않는다.

그러나, 이 경우, NMOSFET(133 및 134)를 포함하는 종속 회로의 출력 임피던스가 NMOSFET(134)에 의해 결정되기 때문에, NMOSFET(134)가 포화 영역에서 동작하는 경우 직렬 연결된 NMOSFET(133 및 134)의 출력 임피던스는 매우 크게 된다. 결과적으로, 차동 증폭기(121)로 구성된 전압 제어 발진기(103)의 출력 주파수 범위의 하한이 존재하게 된다.

이제, 동 위상의 전압을 일정하게 유지해야 하는 이유가 상술될 것이다. 전압 제어 발진기를 통상의 CMOS 디지털 회로에 연결하기 위해서는, 링 발진기(101), 즉 전압 제어 발진기(103)의 차동 출력을 싱글 엔드 CMOS 레벨로 변환해야만 한다. 이러한 변환을 실현하기 위해서는, 전압 제어 발진기(103)의 차동 출력의 동 위상 출력 전압을 안정시킬 필요가 있는데, 그렇지 않으면, 차동 출력을 싱글 엔드 CMOS 레벨로 변화하기 위한 회로가 정상적으로 동작하지 않거나, 또는 정상적으로 동작하더라도 동작 속도 및/또는 듀티 싸이클(duty cycle)이 저하하게 될 것이다.

부하의 출력 임피던스를 감소시키는 목적은 차동 증폭기(105 내지 108 및 113)의 전류원 트랜지스터(126)와 부하 회로를 구성하는 트랜지스터 사이의 상대적인 격차에 기인하여 차동 증폭기(105 내지 108)의 동작점이 크게 흐트러지는 것을 방지하고 집적 회로의 다른 배선 및/또는 실리콘 기판을 통한 연결의 영향을 제한하기 위한 것이다.

이와 같이, 도 17이나 도 18에 도시된 부하 회로를 각각 구비하는 차동 증폭기(121)로 구성된 링 발진기를 포함하는 전압 제어 발진기가 회로 집적화에 알맞은 특성을 갖고 있을지라도, 발진 주파수 범위가 좁다고 하는 결점을 갖고 있다. CD-ROM 등의 디스크 서보 시스템의 PLL 대해서 수배 내지 10 배 정도의 출력 주파수범위를 필요로 하는 이러한 용도에는 종래의 전압 제어 발진기를 이용하기 어렵다.

또한, 도 17이나 도 18에 도시되는 부하 회로가 게이트와 드레인을 쇼트한 트랜지스터를 포함하더라도, 트랜지스터의 임계값이 높은 경우에는, 차동 증폭기(121)의 동 위상 출력 전압이 충분히 높게 되어야만 한다. 그러나, 동 위상 출력 전압이 높게 되면, 쌍으로 구성된 차동 트랜지스터(124, 125)가 포화되지 않게 되고, 그 결과 전압 이득을 얻는 것이 불가능하게 된다. 따라서, 차동 증폭기(121)의 동 위상 출력 전압을 충분히 낮게 해야만 한다. 따라서, 이 경우에는, 부하 회로를 구성하는 트랜지스터의 임계값 전압을 내리기 위해서, 전용의 제조 공정을 추가할 필요가 있다.

따라서, 본 발명의 목적은 전압 제어 발진기의 통상적인 제조 방법에 특별한 제조 공정을 추가하지 않고서 발진 출력 주파수 범위가 넓은 전압 제어 발진기를 제공하는 것이다.

상기의 목적을 달성하기 위해서, 본 발명의 제 1의 양상에 따른 전압 제어 발진기는 제 1의 입력 단자, 제 2의 입력 단자, 제 1의 출력 단자, 제 2의 출력 단자 및 전류 제한 단자를 각각 구비하는 다수의 차동 증폭기의 상기 제 1 및 제 2의 입력 단자와 대응하는 상기 다수의 차동 증폭기의 제 1 및 제 2의 출력 단자를 링형태로 접속하여 구성된 링 발진기를 갖는 전압 제어 발진기로서,

상기 차동 증폭기 각각은 제 1의 출력 단자에 접속된 제 1의 부하 회로와, 제 2의 출력 단자에 접속된 제 2의 부하 회로를 구비하고,

상기 제 1 및 제 2의 부하 회로는 항상 선형 영역에서 동작하는 것을 특징으로 한다.

본 발명의 제 2의 양상에 따른 전압 제어 발진기는 제 1의 입력 단자, 제 2의 입력 단자, 제 1의 출력 단자, 제 2의 출력 단자 및 전류 제한 단자를 각각 구비하는 다수의 차동 증폭기의 상기 제 1 및 제 2의 입력 단자와 대응하는 상기 다수의 차동 증폭기의 제 1 및 제 2의 출력 단자를 링 형태로 접속하여 구성된 링 발진기를 갖는 전압 제어 발진기로서,

상기 차동 증폭기 각각은 상기 제 1의 출력 단자에 접속되며 부하 제어 전압을 수신하는 제 1의 부하 회로와, 상기 제 2의 출력 단자에 접속되며 상기 제 1 및 제 2의 부하 제어 전압을 수신하는 제 2의 부하 회로를 구비하고,

상기 제 1 및 제 2의 부하 회로는 상기 제 1 및 제 2의 부하 제어 전압에 응답하여 항상 선형 영역에서 동작하는 것을 특징으로 한다.

이러한 구성에 의해서, 차동 증폭기의 출력 임피던스는 항상 낮게 억제되고, 발진 주파수의 범위를 넓게하는 것이 가능해진다.

본 발명의 상기 언급된 목적과 다른 목적, 특징 및 이점은 첨부된 도면을 참조한 하기의 설명으로부터 명백해질 것이다.

도 1은 본 발명의 제 1의 실시예에 따른 전압 제어 발진기의 블록 회로도.

도 2는 도 1에 도시된 링 발진기의 블록 회로도.

도 3은 도 1에 도시된 링 발진기 제어 회로의 회로도.

도 4는 도 2 또는 도 3에 도시된 차동 증폭기의 회로도.

도 5는 도 4에 도시된 부하 회로의 회로도.

도 6은 본 발명의 제 2의 실시예에 따른 전압 제어 발진기의 블록 회로도.

도 7은 도 6에 도시된 링 발진기의 회로도.

도 8은 도 6에 도시된 링 발진기 제어 회로의 회로도.

도 9는 도 7 또는 도 8에 도시된 차동 증폭기의 회로도.

도 10은 도 9에 도시된 부하 회로의 회로도.

도 11은 도 8에 도시된 링 발진기의 변형예를 도시하는 회로도.

도 12는 도 9에 도시된 부하 회로의 변형예를 도시하는 회로도.

도 13은 종래의 전압 제어 발진기의 블록 회로도.

도 14는 도 13에 도시된 링 발진기의 블록 회로도.

도 15는 도 13에 도시된 링 발진기 제어 회로의 회로도.

도 16은 도 14 또는 도 15에 도시된 차동 증폭기의 회로도.

도 17은 도 16에 도시된 부하 회로의 회로도.

도 18은 도 16에 도시된 다른 부하 회로의 회로도.

♠도면의 주요 부분에 대한 부호의 설명♠

1 : 링 발진기

2 : 링 발진기 제어 회로

3 : 전압 제어 발진기

5 내지 8 : 차동 증폭기

10 : 전압 증폭기

21 : 차동 증폭기

22, 23 : 부하 회로

본 발명의 제 1의 실시예에 따른 전압 제어 발진기를 도 1을 참조하여 설명한다.

도 1에 있어서, 전압 제어 발진기(3)는 발진 주파수 제어 전압과 기준 전압이 입력되는 링 발진기 제어 회로(2)와, 링 발진기(2)가 출력하는 전류 제어 전압과 부하 제어 전압(1 및 2)이 입력되는 링 발진기(1)를 포함한다. 이 링 발진기(1)의 출력은 본 전압 제어 발진기(3)의 출력이 된다. 도 1의 링 발진기(1)의 구성을 도 2에 도시한다. 링 발진기(1)는 본 실시예에서는 4 개인 다수의 차동 증폭기(5 내지 8)로서 구성되고, 차동 증폭기 각각은 플러스 입력 단자(I1), 마이너스 입력 단자(I2), 플러스 출력단자 (O1), 마이너스 출력 단자(O2), 전류 제어 전압 단자(IC), 및 한 쌍의 부하 제어 전압 단자(CL1, CL2)를 구비한다. 차동 증폭기(5 내지 8)는 이 순서로 종속 접속되고, 또한, 차동 증폭기(8)의 출력이 차동 증폭기(5)의 입력에 역 위상으로 피드백됨에 의해 4단의 링 발진기를 구성하고 있다. 또한, 부하 제어 전압 단자(CL1과 CL2)에서의 부하 제어 전압에 의해 동 위상 출력 전압을 일정하게 제어하면서 전류 제어 전압 단자(IC)로 공급되는 전류 제어 전압에 의해 동작 전류를 변화시킴으로써 링 발진기(1)의 발진 주파수가 제어된다. 도시된 링 발진기가 4단 구성을 갖고 있지만, 3단 이상이면 링 발진기는 발진기로서 기능할 수 있음은 널리 공지되어 있다.

차동 증폭기(5 내지 8)는 동일한 구성을 가지며, 그 중 하나가 차동 증폭기(21)로서 도 4에 도시되어 있다. 도 4에 도시된 바와 같이, 차동 증폭기(5 내지 8)는 부하 제어 전압 단자(CL1 및 CL2)로부터 부하 제어 전압(1 및 2)이 공급되는 부하 회로(22, 23)와, 게이트가 입력 단자(I1, I2)에 각각 접속되고 드레인이 출력 단자(O2, O1)에 각각 접속되는 차동쌍의 PMOSFET(24, 25), 및 전류 제어 단자(IC)가 게이트에 접속되고, 소스가 전원 라인(18)에 접속되어 전류원을 구성하는 PMOSFET(26)를 포함한다.

도 5에 도시된 바와 같이, 도 4의 차동 증폭기의 부하 회로(22, 23) 각각은 게이트에 부하 제어 전압(1)이 공급되는 NMOSFET(32) 및 게이트에 부하 제어 전압(2)이 공급되는 NMOSFET(33)를 포함한다. NMOSFET(32)의 게이트 폭/게이트 길이를 K32라 하고 NMOSFET(33)의 게이트 폭/게이트 길이를 K33이라고 가정하면, K32는 K33과 같거나 또는 더 크게 설정된다. 부하 회로(22)의 출력 단자(31)는 PMOSFET(24)의 드레인에 연결되고 부하 회로(23)의 출력 단자(31)는 PMOSFET(25)의 드레인에 연결된다.

도 1에 도시된 링 발진기 제어 회로(2)의 구성은 도 3에 도시된다. 도 3에 도시된 바와 같이, 링 발진기 제어 회로(2)는 게이트에 발진 주파수 제어 전압이 공급되는, 전압 제어 발진기의 입력 단자인 NMOSFET(16)와, 상기 NMOSFET(16)의 소스와 접지 사이에 연결된 저항기(15)와, 드레인과 게이트 둘 다가 상기 NMOSFET(16)의 드레인에 공통으로 접속되며 소스가 전압원 라인(18)에 연결되는 PMOSFET(17)와, 상기 PMOSFET(17)와 NMOSFET(16) 사이의 접속점에서 발생된 전류 제어 전압이 공급되는 플러스 입력을 구비하며 부하 제어 전압(1)을 출력하는 연산 증폭기(20) 및 상기 부하 제어 전압(1)을 제공받고 부하 제어 전압(2)을 출력하는 전압 증폭기(10)를 포함한다. 차동 증폭기(5 내지 8)의 동작 전류는 전류 제어 단자(IC)에 제공되는 전류 제어 전압에 의해 제어된다.

차동 증폭기(19)는 차동 증폭기(5 내지 8)의 동 위상 출력 전압과 같은 전압을 출력하기만 하면 어떤 회로라도 될 수 있다. 그러나, 본 실시예에 있어서, 차동 증폭기(19)는 차동 증폭기(5 내지 8)와 동일한 회로 구성을 가지며 전압 제어 발진기(3)의 입력인 기준 전압이 제공되는 플러스 및 마이너스 입력 단자(I1 및 I2)와, 연산 증폭기(20)의 플러스 입력에 공통으로 접속되는 출력 단자(O1 및 O2)를 구비한다. 다르게는, 차동 증폭기(19)는 다른 구성을 가질 수도 있다. 예를 들면, 차동 증폭기(19)는 전류원(26)의 게이트 폭이 1/2로 되고 부하 회로(23)와 트랜지스터(25)가 제거된 상태에서 도 4에 도시된 차동 증폭기(21)와 동일한 회로 구성을 가질 수도 있다. 다르게는, 차동 증폭기 회로(19)는 PMOSFET(24 및 25)가 제거되고 PMOSFET(26)가 부하 회로(22 및 23)에 직접적으로 연결된 상태에서 차동 증폭기(21)와 동일한 회로 구성을 가질 수도 있다. 후자의 경우, 기준 전압은 차동 증폭기(19)로 제공되지 않는다.

전압 증폭기(10)는 소스가 접지되고, 게이트에 부하 제어 전압(1)이 공급되는 NMOSFET(11)와, 소스가 전압원 라인(18)에 접속되고 게이트와 드레인이 NMOSFET(11)의 드레인에 공통으로 접속된 PMOSFET(12)와, 소스가 전압원 라인(18)에 접속되고 게이트가 PMOSFET(12)의 게이트에 접속된 PMOSFET(13), 및 소스가 접지되고 드레인과 게이트가 PMOSFET(13)의 드레인에 접속된 NMOSFET(14)로 구성되어 있다. NMOSFET(14)의 드레인 전압은 부하 제어 전압(2)으로서 출력된다. 이 부하 제어 전압(2)은 차동 증폭기(19) 및 링 발진기(1)를 구성하는 차동 증폭기(5 내지 8)에 공급된다.

본 실시예에 다른 전압 제어 발진기(3)의 동작이 설명될 것이다.

도 1에 도시하는 바와 같이, 전압 제어 발진기(3)는 발진 주파수를 출력하는데, 이것은 링 발진기 제어 회로(2)에 입력되는 발진 주파수 제어 전압에 의해 제어된다. 도 1에 도시된 회로에 있어서, 발진 주파수는 발진 주파수 제어 전압의 증가와 함께 증가된다. 이 동작이 먼저 설명될 것이다.

차동 증폭기(19)와 차동 증폭기(5 내지 8) 각각의 동작 전류는 전류원, 즉 IC 단자 전압이 게이트에 공급되는 PMOSFET(26)로부터 제공되고, 도 3에 도시된 PMOSFET(17)의 소스-드레인 회로를 통해 흐르는 전류의 밀러 효과(Miller effect)에 의해 결정된다. PMOSFET(17)의 소스-드레인 회로를 통해 흐르는 전류는 저항기(15)를 통해 흐르는 전류와 동일하다. 저항기(15)를 통해 흐르는 전류는 발진 주파수 제어 전압이 NMOSFET(16)의 임계 전압과 동일하거나 더 작게될 때 거의 제로로 된다. 발진 주파수 제어 전압이 NMOSFET(16)의 임계 전압을 초과하는 경우, 저항기(15)를 통해 흐르는 전류는 하기의 수학식 1로 표현되는 전류에 거의 비례한다는 것이 널리 공지되어 있다:

{발진 주파수 제어 전압 - NMOSFET(16)의 임계 전압}/R

여기서 R은 저항기(15)의 저항값이다. 따라서, 차동 증폭기(5 내지 8, 19) 각각의 동작 전류는 상기 수학식 1에 거의 비례한다.

또한, 링 발진기(1)의 발진 주파수는 하기의 수학식 2로 표현된다:

1/(2πCL·RL)

여기서 CL은 차동 증폭기(5 내지 8) 각각의 출력(O1 및 O2)의 부하 커패시턴스로서, 부하 회로(22 및 23)를 구성하는 PMOSFET(24 및 25) 및 NMOSFET(32 및 33)의 드레인 접합 커패시턴스와, 다음 단의 PMOSFET(24 및 25)의 게이트 커패시턴스 및 배선의 커패시턴스를 포함하며, RL은 출력(O1 및 O2)의 출력 임피던스로서, 부하 회로(22)의 출력 임피던스와 PMOSFET(24)의 출력 임피던스의 합 또는 부하 회로(23)의 출력 임피던스와 PMOSFET(25)의 출력 임피던스의 합이다. 발진 주파수가 상기 수학식 2에 의해 주어지는 이유가 설명될 것이다. 상기 수학식 2에 의해 주어지는 발진 주파수는 차동 증폭기(5 내지 8)의 제 1의 폴 주파수(pole frequency)이며 차동 증폭기(5 내지 8)의 출력의 위상은 이 주파수에서 45°만큼 회전된다. 또한, 발진은 차동 증폭기(5)로의 입력에서부터 차동 증폭기(8)의 출력까지의 위상이 180°만큼 회전되는 주파수에서 발생하며, 링 발진기(1)가 4단 구성을 갖기 때문에, 발진은 한 단에 대한 위상이 45°만큼 회전된 주파수에서 발생한다. 따라서, 링 발진기(1)는 제 1의 폴 주파수에서 발진한다. 물론, 회로 전류가 증가하는 경우 RL은 감소된다. 따라서, 동작 전류가 상기 수학식 1에 거의 비례하기 때문에, 전압 제어 발진기(3)의 출력 주파수는 발진 제어 전압이 하이로 되는 경우 증가한다. 발진 주파수 제어 전압이 접지 전위 레벨에 있는 경우 전류는 흐르지 않기 때문에, 발진은 종료된다. 4단 구성과는 다른 구성을 갖는 링 발진기의 발진 주파수가 상기 수학식 2와 상이한 수학식에 의해 주어지는 경우에도, 발진 주파수는 유사한 방식으로 얻어질 수 있으며 전압 제어 발진기의 출력 주파수는 발진 주파수 제어 전압의 증가와 함께 또한 증가한다.

이제, 본 실시예의 링 발진기(1)를 구성하는 차동 증폭기(5 내지 8)의 출력임피던스가 감소될 수 있는 이유에 대해서 설명한다. 먼저, 도 2의 부하 제어 전압(1)과 부하 제어 전압(2) 사이의 관계가 설명될 것이다. 여기서, 도 3에 있어서, NMOSFET(11, 12)와 PMOSFET(13, 14)의 "게이트 폭/게이트 길이"의 비율이 각각 K11, K12, K13 및 K14로 표현되고, NMOSFET(11, 14)의 임계 전압이 Vtn이고 PMOSFET(12, 13)의 임계 전압이 Vtp인 것으로 가정한다. MOSFET(11 내지 14)는 각각 포화 영역에서 동작하는 것으로 설정된다. 이러한 경우, MOSFET(11 내지 14)를 통해 흐르는 전류(I11 내지 I14)는 하기의 수학식 3 내지 수학식 6에 의해 각각 표현된다:

I11 = μnCoxK11(Vgsn11-Vtn)2/2

I12 = μpCoxK12(Vgsp-Vtp)2/2

I13 = μpCoxK13(Vgsp-Vtp)2/2

I14 = μnCoxK14(Vgsn14-Vtn)2/2

여기서 μn 및 μp는 실리콘 내에서 전자와 홀의 이동도이며, Cox는 단위 면적당 게이트 커패시턴스이며, Vgsn11은 NMOSFET(11)의 게이트와 소스 사이의 전압이고, Vgsp는 PMOSFET(12)와 PMOSFFET(13)의 게이트와 소스 사이의 전압이며 Vgsn14는 NMOSFET(14)의 게이트와 소스 사이의 전압이다. PMOSFET(12, 13)의 게이트가 공통이고 그 소스가 전압원(18)에 공통으로 접속되기 때문에, 게이트와 소스 사이의 전압은 서로 동일하다. 또한, NMOSFET(11)와 PMOSFET(12)를 통해 흐르는 전류가 동일하고 PMOSFET(13)와 NMOSFET(14)를 통해 흐르는 전류가 동일하기 때문에, 하기의 수학식 7 및 수학식 8이 얻어진다:

I11 = I12

I13 = I14

상기 수학식 3 내지 수학식 8로부터, 하기의 수학식 9가 얻어진다.

Vgsn14-Vtn = {K11·K13/(K12·K14)}1/2(Vgsn11 - Vtn)

상기 수학식 9로부터 Vgsn14-Vtn은 {K11·K13/(K12·K14)}1/2(Vgsn11 - Vtn)과 항상 동일함은 명백하다. 예를 들면, K11이 K13의 두 배이고 K13이 K14의 두 배인 경우, 전압(Vgsn14-Vtn)은 항상 전압(Vgsn11-Vtn)의 두 배이다. 즉, MOSFET(11 내지 14)의 게이트 길이에 대한 게이트 폭의 비율인 K11 내지 K14를 적절한 값으로 설정함으로써, 부하 제어 전압(2)과 Vtn 사이의 차이를 부하 제어 전압(1)과 Vtn 사이의 차이의 정수배로 하는 것이 가능하다. 따라서, NMOSFET(32 33)로 각각 구성되는 부하 회로(22 및 23)에서, NMOSFET(33)의 게이트와 소스 사이의 전압을 NMOSFET(32)의 게이트와 소스 사이의 전압보다 임의로 높게 하는 것이 가능하다. 결과적으로, 부하 제어 전압(1)의 전압값이 NMOSFET(32)로 하여금 포화 영역에서동작하는 것을 가능하게 하는 경우에도 NMOSFET(33)를 선형 영역에서 동작시키는 것이 가능하다. 본 실시예에서, 동 위상 출력 전압이 기준 전압에 고정되기 때문에, NMOSFET(32 또는 33)의 동작 영역은 "게이트와 소스 사이의 전압 - 임계 전압"에 의해 결정된다는 것은 공지되어 있다. NMOSFET(33)의 이 전압을 상기 수학식 9에 따라 임의의 높은 값으로 설정하는 것이 가능하기 때문에, NMOSFET(32)를 포화 영역에서 동작시키기에 충분하도록 부하 제어 전압(1)이 낮고 발진 주파수 제어 전압이 낮은 경우에도, K13 및 K14의 값을 설정함으로써 NMOSFET(33)를 선형 영역에서 동작시키는 값으로 부하 제어 전압(2)을 설정하는 것이 가능하다. 또한, 전압 증폭기(10) 대신 높은 전압 이득 정밀도를 갖는 전압 증폭기를 사용함으로써 동일한 동작이 얻어질 수 있다.

또한, 부하 회로(22, 23)를 구성하는 NMOSFET(32, 33)의 구동 능력은 먼저 포화 영역에 달하는 NMOSFET 쪽이 선형 영역에서 동작하는 NMOSFET보다도 작은 구동 능력을 가지고 형성될 필요가 있다. 이것은, 포화 영역에서 동작하고 있는 NMOSFET의 구동 능력이 지배적이 되면, 선형 영역에서 동작하는 NMOSFET의 출력 임피던스가 출력(31)의 출력 임피던스에 거의 기여하지 않게 되고, 부하 회로의 출력(31)의 출력 임피던스가 크게 되어 버리기 때문이다. 따라서, 선형 영역에서 동작하는 NMOSFET의 게이트 폭을 포화 영역에서 동작하는 NMOSFET의 게이트 폭보다도 크게 설정하는 것으로 충분하다. 게이트 폭은 NMOSFET를 병렬로 접속함으로써 크게 될 수 있기 때문에, 제조 공정을 늘리는 일 없이 실현할 수가 있다.

본 발명의 제 2의 실시예가 도 6 내지 도 10에 도시된다. 부하 회로가 도 10에 도시된 바와 같이 병렬로 접속된 n 개의 트랜지스터를 포함하고, 도 10에 도시된 바와 같이, n 개의 부하 제어 전압이 상기 n 개의 트랜지스터에 대응하여 제공되는 점을 제외하면, 제 2의 실시예의 기본적인 구성은 상기 제 1의 실시예의 구성과 동일하다. n 개의 부하 제어 전압은 링 발진기 제어 회로에 의해 발생되며, 도 8에 도시된 바와 같이, 상기 회로는 도 3에 도시된 전압 증폭기와 각각 동일한 n-1 개의 전압 증폭기(50)를 포함한다. 제 1의 실시예에서 얻어진 전압 증폭도를 결정하는 수학식 {K11K13 / (K12K14)}1/2에 따라 이 (n-1)개의 부하 제어 전압 각각에 대해 얻어진 값을 각각 α1,α2, ……, αn-1이라고 하면, 이들 값은

α1 < α2 < …… < αn-1이 되도록 설정된다. 즉, 부하 제어 전압은 부하 제어 전압(1) < 부하 제어 전압(2) < …… < 부하 제어 전압(n)이 되도록 설정된다.

이러한 회로 구성을 통해, 상기 제 1의 실시예의 동작 전류 범위보다 더 넓은 동작 전류 범위 내에서 부하 회로를 구성하는 트랜지스터 중 임의의 하나를 선형 영역에서 동작시키는 것이 가능하다. 즉, 보다 넓은 동적 전류 범위에서 링 발진기를 구성하는 차동 증폭기의 출력 임피던스를 낮게 할 수 있고, 보다 넓은 안정 발진주파수 범위를 가지는 전압 제어 발진기를 얻을 수가 있다.

또한, 포화 영역에서 동작하고 있는 트랜지스터의 구동 능력이 선형 영역에서 동작하고 있는 트랜지스터의 구동 능력보다도 작게 되도록 트랜지스터의 구동 능력을 바꾸면 더욱 효과적이다.

도 8의 회로는 도 11에 도시된 링 발진기 제어 회로로 치환될 수 있다. 이 경우, 도 8에 도시된 링 발진기 제어 회로와 비교해서 트랜지스터의 수가 감소될수 있다. 도 11에 도시된 링 발진기 제어 회로는 도 3에 도시된 부하 회로(10)에 대해 얻어진 수학식 (K11·K12/K13·K14)·1/2의 K13 및 K14의 값을 각각의 트랜지스터에 대응하는 값으로 치환함으로써 도 8에 도시된 링 발진기 제어 회로와 유사한 방식으로 동작한다.

도 12는 도 10에 도시된 부하 회로의 변형예를 도시하는데, 여기서는 도 10에 도시된 부하 회로에 NMOSFET(90)가 부가되어 있다. 이러한 변형예는 도 6에 도시된 전압 제어 발진기와 유사하게 동작할 수 있는 전압 제어 발진기를 실현할 수있다. 도 12에 도시된 회로가 사용되는 경우, 도 10의 부하 회로에서는, 그 모든 트랜지스터가 포화 영역에서 동작하여 출력 임피던스가 높게 되어 버리는 낮은 동작 전류시에도 NMOSFET(90)의 존재에 의해 출력 임피던스를 낮게 할 수 있어서, 도 10의 부하 회로에서는 전 트랜지스터가 포화 영역에서 동작하는 낮은 동작 전류시에는 상대 격차 등에 의해서 발진이 정지하여 버린다고 하는 문제를 해결할 수가 있다. 따라서, 동상 출력 전압이 저하하여 정밀도 등이 열화했다고 해도, 발진 출력을 확실히 얻을 수 있다.

본 발명에 의하면, 안정하게 발진할 수 있는 주파수 범위를 넓힌 전압 제어 발진기를 제공할 수가 있다. 병렬 접속하는 부하 트랜지스터 수와 부하 제어 전압수를 증가시키면, 임의로 발진주파수 범위를 넓힐 수 있다. 기준 전압을 보다 낮게 설정할 수가 있기 때문에, 부하 회로를 구성하는 트랜지스터를 선형 영역에서 동작시키기 쉽게 되어 더 한층 링 발진기를 구성하는 차동 증폭기의 출력 임피던스를낮게 하기 쉽다고 하는 이점이 있다. 이 점으로부터도, 동작 전류 범위를 넓게 할 수 있는 효과가 있다.

또한, 동 위상 출력 전압을 정하는 입력인 기준 전압의 전압값에 관계되지 않고, MOSFET의 임계값 전압에도 관계되지 않고서 전압 제어 발진기를 실현할 수가 있다.

Claims

제 1의 입력 단자, 제 2의 입력 단자, 제 1의 출력 단자, 제 2의 출력 단자 및 전류 제한 단자를 각각 구비하는 다수의 차동 증폭기의 상기 제 1 및 제 2의 입력 단자와 이에 대응하는 상기 다수의 차동 증폭기의 제 1 및 제 2의 출력 단자를 링 형태로 접속하여 구성된 링 발진기를 포함하는 전압 제어 발진기에 있어서,

상기 차동 증폭기 각각은 상기 제 1의 출력 단자에 접속된 제 1의 부하 회로와 상기 제 2의 출력 단자에 접속된 제 2의 부하 회로를 포함하고,

상기 제 1 및 제 2의 부하 회로는 항상 선형 동작 영역에서 동작하며,

상기 차동 증폭기 각각은:

제 1의 전원 라인과 제 1의 노드 사이에 연결되며 전류 제어 전압이 제공되는 게이트를 구비하는 제 1의 트랜지스터와;

상기 제 1의 노드와 상기 제 1의 출력 단자 사이에 연결되며 제 1의 입력 신호가 제공되는 게이트를 구비하는 제 2의 트랜지스터와;

상기 제 1의 노드와 상기 제 2의 출력 단자 사이에 연결되며 제 2의 입력 신호가 제공되는 게이트를 구비하는 제 3의 트랜지스터를 포함하고,

상기 제 1의 부하 회로는 상기 제 1의 출력 단자와 제 2의 전원 라인 사이에 연결되고 상기 제 2의 부하 회로는 상기 제 2의 출력 단자와 상기 제 2의 전원 라이 사이에 연결되며,

상기 제 1의 부하 회로는:

상기 제 1의 출력 단자와 상기 제 2의 전원 라인 사이에 연결되며 제 1의 부하 제어 전압이 제공되는 게이트를 구비하는 제 4의 트랜지스터; 및

상기 제 1의 출력 단자와 상기 제 2의 전원 라인 사이에 연결되며 제 2의 부하 제어 전압이 제공되는 게이트를 구비하는 제 5의 트랜지스터를 포함하고,

상기 제 2의 부하 회로는:

상기 제 2의 출력 단자와 상기 제 2의 전원 라인 사이에 연결되며 상기 제 1의 부하 제어 전압이 제공되는 게이트를 구비하는 제 6의 트랜지스터; 및

상기 제 2의 출력 단자와 상기 제 2의 전원 라인 사이에 연결되며 상기 제 2의 부하 제어 전압이 제공되는 게이트를 구비하는 제 7의 트랜지스터를 포함하며,

상기 제 4의 트랜지스터의 전류 증폭율은 상기 제 5의 트랜지스터의 전류 증폭율과 상이하고, 상기 제 6의 트랜지스터의 전류 증폭율은 상기 제 7의 트랜지스터의 전류 증폭율과 상이한 것을 특징으로 하는 전압 제어 발진기.
삭제
삭제
삭제
제 1항에 있어서, 상기 제 4의 트랜지스터의 게이트 폭/게이트 길이의 비율은 상기 제 5의 트랜지스터의 게이트 폭/게이트 길이의 비율과 상이하고, 상기 제 6의 트랜지스터의 게이트 폭/게이트 길이의 비율은 상기 제 7의 트랜지스터의 게이트 폭/게이트 길이의 비율과 상이한 것을 특징으로 하는 전압 제어 발진기.
제 1항에 있어서, 발진 주파수 제어 전압에 응답하여 상기 제 1의 부하 제어 전압과, 상기 제 1의 부하 제어 전압과는 다른 상기 제 2의 부하 제어 전압을 발생시키는 링 발진기 제어 회로를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
제 6항에 있어서, 상기 링 발진기 제어 회로는,

상기 발진 주파수 제어 전압 및 기준 전압에 응답하여 상기 제 1의 부하 제어 전압을 발생시키는 제 1의 부하 제어 전압 발생 회로와,

상기 제 1의 부하 제어 전압에 응답하여 상기 제 1의 부하 제어 전압에 비례하는 상기 제 2의 부하 제어 전압을 발생시키는 제 2의 부하 제어 전압 발생 회로를 포함하는 것을 특징으로 하는 전압 제어 발진기.
제 1의 입력 단자, 제 2의 입력 단자, 제 1의 출력 단자, 제 2의 출력 단자 및 전류 제한 단자를 각각 구비하는 다수의 차동 증폭기의 상기 제 1 및 제 2의 입력 단자와 이에 대응하는 상기 다수의 차동 증폭기의 제 1 및 제 2의 출력 단자를 링 형태로 접속하여 구성된 링 발진기, 및 제 1의 부하 제어 전압과 상기 제 1의 부하 제어 전압과는 상이한 제 2의 부하 제어 전압을 발생하는 부하 제어 전압 발생기 회로를 포함하는 전압 제어 발진기에 있어서,

상기 차동 증폭기 각각은 상기 제 1의 출력 단자에 접속되며 상기 제 1 및 제 2의 부하 제어 전압을 수신하는 제 1의 부하 회로와 상기 제 2의 출력 단자에 접속되며 상기 제 1 및 제 2의 부하 제어 전압을 수신하는 제 2의 부하 회로를 포함하고,

상기 제 1 및 제 2의 부하 회로는 상기 제 1 및 제 2의 부하 제어 전압에 응답하여 항상 선형 동작 영역에서 동작하는 것을 특징으로 하는 전압 제어 발진기 회로.
삭제
제 8항에 있어서, 상기 제 1의 부하 회로는,

상기 제 1의 출력 단자와 제 1의 전원 라인 사이에 접속되며 게이트에 상기 제 1의 부하 제어 전압이 인가되는 제 1의 트랜지스터와,

상기 제 1의 출력 단자와 상기 제 1의 전원 라인 사이에 접속되며 게이트에 상기 제 2의 부하 제어 전압이 인가되는 제 2의 트랜지스터를 포함하고,

상기 제 2의 부하 회로는,

상기 제 2의 출력 단자와 상기 제 1의 전원 라인 사이에 접속되며 게이트에 상기 제 1의 부하 제어 전압이 인가되는 제 3의 트랜지스터와,

상기 제 2의 출력 단자와 상기 제 1의 전원 라인 사이에 접속되며 게이트에 상기 제 2의 부하 제어 전압이 인가되는 제 4의 트랜지스터를 포함하며,

상기 제 1의 트랜지스터 및 제 3의 트랜지스터가 포화 영역에 있을 때에, 상기 제 2 및 제 4의 트랜지스터는 선형 영역에 있도록 상기 제 1 및 제 2의 부하 제어 전압이 공급되는 것을 특징으로 하는 전압 제어 발진기.
전압 제어 발진기에 있어서,

제 1 및 제 2의 트랜지스터를 각각 구비하는 제 1의 부하 회로와 제 2의 부하 회로를 각각 구비하는 다수의 차동 증폭기를 포함하는 링 발진기; 및

제 1의 부하 제어 신호를 발생하는 제 1의 회로와 상기 제 1의 부하 제어 신호에 기초한 제 2의 부하 제어 신호를 발생하는 제 2의 회로를 포함하며, 상기 다수의 차동 증폭기를 제어하는 제어 회로를 포함하고,

상기 제 1의 부하 제어 신호 및 제 2의 부하 제어 신호는 상기 제 1의 트랜지스터의 제어 단자와 상기 제 2의 트랜지스터의 제어 단자에 제공되는 것을 특징으로 하는 전압 제어 발진기.
제 11항에 있어서,

상기 제 2의 회로는 제 1의 노드와 제 1의 전압 라인 사이에 연결되며 상기 제 1의 부하 제어 신호를 수신하는 제어 단자를 구비하는 제 3의 트랜지스터와; 제 2의 전압 라인과 상기 제 1의 노드 사이에 연결되며 상기 제 1의 노드에 연결된 제어 단자를 구비하는 제 4의 트랜지스터와; 제 2의 전압 라인과 제 2의 노드 사이에 연겨되며 상기 제 1의 노드에 연결된 제어 단자를 구비하는 제 2의 노드와; 상기 제 2의 노드와 상기 제 1의 전압 라인 사이에 연결되며 상기 제 2의 노드에 연결된 제어 단자를 구비하는 제 6의 트랜지스터를 포함하며, 상기 제 2의 부하 제어 신호로서 상기 제 2의 노드 상에 신호를 출력하는 것을 특징으로 하는 전압 제어 발진기.
제 12항에 있어서,

상기 제 3, 제 4, 제 5 및 제 6의 트랜지스터의 게이트 폭 대 게이트 길이의 비율은 상기 제 1 및 제 2의 부하 회로 각각의 상기 제 2의 트랜지스터가 포화 영역에 있는 경우에도 상기 제 1 및 제 2의 부하 회로 각각의 제 1의 트랜지스터가 선형 영역에서 동작하게 하는 값으로 설정되는 것을 특징으로 하는 전압 제어 발진기.
제 12항에 있어서,

상기 제 3 및 제 6의 트랜지스터은 NMOS 트랜지스터이고, 상기 제 4 및 제 5의 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 전압 제어 발진기.
제 1항에 있어서,

제 1의 부하 제어 신호를 발생하는 제 1의 부하 제어 신호 발생 회로와 상기 제 1의 부하 제어 신호에 기초한 제 2의 부하 제어 신호를 발생하는 제 2의 부하 제어 신호 발생 회로를 포함하며, 상기 다수의 차동 증폭기를 제어하기 위한 제어 회로를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
제 15항에 있어서,

상기 제 2의 부하 제어 신호 발생 회로는 제 2의 노드와 상기 제 2의 전원 라인 사이에 연결되며 상기 제 1의 부하 제어 신호를 수신하는 제어 단자를 구비하는 제 8의 트랜지스터와; 상기 제 1의 전원 라인과 제 2의 노드 사이에 연결되며 상기 제 2의 노드에 연결된 제어 단자를 구비하는 제 9의 트랜지스터와; 상기 제 1의 전원 라인과 제 3의 노드 사이에 연결되며 상기 제 2의 노드에 연결된 제어 단자를 구비하는 제 10의 트랜지스터와; 상기 제 3의 노드와 상기 제 2의 전원 라인 사이에 연결되며 상기 제 3의 노드에 연결된 제어 단자를 구비하는 제 11의 트랜지스터를 포함하고, 상기 제 2의 부하 제어 신호로서 상기 제 3의 노드 상에 신호를 출력하는 것을 특징으로 하는 전압 제어 발진기.
제 16항에 있어서,

상기 제 8, 제 9, 제 10 및 제 11의 트랜지스터의 게이트 폭 대 게이트 길이의 비율은 상기 제 1 및 제 2의 부하 회로 각각의 상기 제 5 및 제 7의 트랜지스터가 포화 영역에 있는 경우에도 상기 제 1 및 제 2의 부하 회로의 제 4 및 제 6의 트랜지스터가 선형 영역에서 동작하게 하는 값으로 설정되는 것을 특징으로 하는 전압 제어 발진기.
제 8항에 있어서,

상기 부하 제어 전압 발생기 회로는 제 1의 부하 제어 전압을 발생하는 제 1의 부하 제어 전압 발생 회로와 상기 제 1의 부하 제어 전압에 기초한 제 2의 부하 제어 전압을 발생하는 제 2의 부하 제어 전압 발생 회로를 포함하는 것을 특징으로 하는 전압 제어 발진기.
제 18항에 있어서,

상기 제 2의 부하 제어 전압 발생 회로는 제 1의 노드와 제 1의 전원 라인 사이에 연결되며 상기 제 1의 부하 제어 전압을 수신하는 제어 단자를 구비하는 제 1의 트랜지스터와; 제 2의 전원 라인과 제 1의 노드 사이에 연결되며 상기 제 1의 노드에 연결된 제어 단자를 구비하는 제 2의 트랜지스터와; 상기 제 2의 전원 라인과 제 2의 노드 사이에 연결되며 상기 제 1의 노드에 연결된 제어 단자를 구비하는 제 3의 트랜지스터와; 상기 제 2의 노드와 상기 제 1의 전원 라인 사이에 연결되며 상기 제 2의 노드에 연결된 제어 단자를 구비하는 제 4의 트랜지스터를 포함하며, 상기 제 2의 부하 제어 전압으로서 상기 제 2의 노드 상에 전압을 출력하는 것을 특징으로 하는 전압 제어 발진기.