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KR100399975B1 - 포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한플래쉬 메모리의 로우 디코더 회로 - Google Patents

포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한플래쉬 메모리의 로우 디코더 회로 Download PDF

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KR100399975B1
KR100399975B1 KR10-1999-0060507A KR19990060507A KR100399975B1 KR 100399975 B1 KR100399975 B1 KR 100399975B1 KR 19990060507 A KR19990060507 A KR 19990060507A KR 100399975 B1 KR100399975 B1 KR 100399975B1
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South Korea
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positive charge
vppx
charge pumping
pumping voltage
row decoder
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Abstract

본 발명은 플래쉬 메모리의 쓰기 시간(Write time) 특성을 개선할 수 있는 포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한 플래쉬 메모리의 로우 디코더 회로에 관한 것이다.
본 발명은 전원전압을 입력으로 하며 포지티브 챠지 펌핑 인에이블신호에 따라 포지티브 챠지 펌핑 전압을 출력하기 위한 포지티브 챠지 펌핑 회로와, 상기 전원전압 및 포지티브 챠지 펌핑 전압을 입력으로 하며 VPPY 인에이블신호에 따라 VPPY 펌핑 전압을 출력하기 위한 VPPY 스위칭 블록과, 상기 전원전압 및 포지티브 챠지 펌핑 전압을 각각 입력으로 하며, VPPX 인에이블 신호, 우수 섹터 선택신호 및 기수 섹터 선택신호에 따라 우수 및 기수 VPPX 펌핑 전압을 출력하기 위한 VPPX 스위칭 블록을 포함하여 구성된 포지티브 챠지 펌핑 전압 스위칭 회로를 제공한다.

Description

포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한 플래쉬 메모리의 로우 디코더 회로{A positive charge pumping voltage switching circuit and a row decoder circuit of a flash memory using the same}
본 발명은 플래쉬 메모리의 쓰기 시간(Write time) 특성을 개선할 수 있는 포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한 플래쉬 메모리의 로우 디코더 회로에 관한 것이다.
일반적으로, 플래쉬 메모리의 쓰기 모드(Write mode)중에서 프로그램 모드(Program)와 프로그램 확인 모드(Program Verify mode)시에는 전원전압(VCC)보다 더 높은 전압 레벨이 요구된다. 칩(Chip)의 공급 전원은 싱글 파워(Single power)를 사용하므로, 칩 내부에서 펌핑 동작을 수행하고 펌핑 전압을 선택적으로 스위칭(Switching)하여 선택된 셀에 공급하게 된다. 특히 플래쉬 메모리에서의 프로그램 시간은 쓰기 특성의 중요한 파라미터(Parameter)로써 프로그램 시간을 줄이는 것이 중요하다. 프로그램 시간을 줄이기 위한 방법으로는 단위 소자의 특성을 개선하는 소자 측면과, 펌핑 시간을 줄이는 설계 측면을 들 수 있다.
도 1은 종래의 포지티브 챠지 펌핑 전압 스위칭 회로도이다.
전원전압(VCC)을 입력으로 하는 포지티브 챠지 펌핑 회로(1)는 포지티브 챠지 펌핑 인에이블신호(VPPEN)에 따라 포지티브 챠지 펌핑 전압(VPP)을 출력하게 된다. VPPY 스위칭 블록(2)은 전원전압(VCC) 및 포지티브 챠지 펌핑 전압(VPP)을 각각 입력으로 하며, VPPY 인에이블신호(VPPYEN)에 따라 VPPY 펌핑 전압(VPPY)을 출력하게 된다.
또한, VPPX 스위칭 블록(3)은 상기 전원전압(VCC) 및 포지티브 챠지 펌핑 전압(VPP)을 각각 입력으로 하며, 섹터신호(SECTOR<0:n>) 및 VPPX 인에이블 신호(VPPXEN)에 따라 VPPX 펌핑 전압(VPPX<0:n>)을 출력하게 된다.
예를 들어, 상기 섹터신호(SECTOR<0:n>) 중 첫번째 섹터신호(SECTOR<0>)가 인에이블 상태, 그 이외의 섹터신호(SECTOR<1:n>)는 모두 디스에이블(Disable) 상태, 그리고 VPPY 인에이블신호(VPPYEN)와 VPPX 인에이블신호(VPPYEN)는 모두 인에이블(Enable) 상태라고 가정하면, 상기 VPPY 스위칭 블록(2)은 상기 VPPY 인에이블신호(VPPYEN)에 의해 VPPY 펌핑 전압(VPPY)을 출력하게 된다.
또한, 상기 VPPX 스위칭 블록(3)은 상기 첫번째 섹터신호(SECTOR<0>)와 VPPX 인에이블신호(VPPXEN)에 의해 첫번째 VPPX 스위칭 블록(VPPX0)만 인에블되고, 그 이외의 모든 VPPX 스위칭 블록(VPPX<1:n>)은 디스에이블 된다.
그러므로, 상기 첫번째 VPPX 스위칭 블록(VPPX<0>)은 VPPX 펌핑 전압(VPPX0)을 출력하게 되며, 그 이외의 VPPX 스위칭 블록(VPPX<1:n>)은 VCC 전압을 출력하게 된다. 즉, 상기 포지티브 챠지 펌핑 회로(1)의 출력(VPP)에 대한 로딩(Loading)은 선택된 VPPX 스위칭 블록과 VPPY 스위칭 블록의 로딩에 의하여 결정되므로, 로딩이 커지게 된다.
도 3은 종래의 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 로우 디코더 회로도이다.
하나의 섹터(5)는 다수의 로우 디코더 드라이버(<0:n>)로 구성된 메인 로우 디코더(6)와 리던던시 로우 디코더(7)로 각각 구성된다.
상기 섹터(5)내의 메인 로우 디코더(6)와 리던던시 로우 디코더(7)는 제 1 및 제 2 전압원(VPPX 및 VEEX), 리셋신호(XRSTb) 및 로우 프리-디코더(도시 안됨)의 출력인 제 1 제어신호(XPREDA<0:n>)를 각각 입력으로 하며, 상기 로우 프리-디코더의 출력인 제 2 및 제 3 제어신호(XPREDB<0:m> 및 XPREDC<0:k>)와 섹터 선택신호(SECTOR)를 각각 입력으로 하는 3입력 낸드게이트(Io0 및 Iokm)의 출력신호(XCOMb0 및 XCOMbkm)를 각각 입력으로 한다.
이러한, 종래의 로우 디코더 회로는 로우 어드레스의 조합인 로우 프리-디코더(도시 안됨)의 출력인 제 2 및 제 3 제어신호(XPREDB<0:m> 및 XPRDC<0:k>)가 3입력 낸드게이트(Io0 및 Iokm)의 입력으로 사용되고, 상기 3입력 낸드게이트(Io0 및 Iokm)의 출력신호(XCOMb0 및 XCOMbkm)는 상기 섹터(5)의 메인 로우 디코더 및 리던던시 로우 디코더(6 및 7)의 입력으로 사용되고 있으므로, 로우 프리-디코더의 출력신호인 제 2 및 제 3 제어신호(XPREDB<0:m> 및 XPRDC<0:k>)에 대한 로딩(Loading)이 그만큼 커지게 되고, 이로 인해 펌핑 시간이 오래 걸리게 되는 단점이 있다.
따라서, 본 발명은 하나의 섹터 내에 두 개 이상의 포지티브 챠지 펌핑 전압 스위칭 회로를 구성하여 선택된 섹터 내의 선택된 스위칭 블록만을 인에이블 되도록 하고, 상기 인에이블 된 선택된 스위칭 블록으로부터 출력되는 전압에 의해 로우 디코더 드라이버가 구동되로록 함으로써, 상기한 단점을 해결할 수 있는 포지티브 챠지 펌핑 전압의 스위칭 회로 및 그를 이용한 플래쉬 메모리의 로우 디코더 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 포지티브 챠지 펌핑 전압 스위칭 회로는 전원전압을 입력으로 하며 포지티브 챠지 펌핑 인에이블신호에 따라 포지티브 챠지 펌핑 전압을 출력하기 위한 포지티브 챠지 펌핑 회로와, 상기 전원전압 및 포지티브 챠지 펌핑 전압을 입력으로 하며 VPPY 인에이블신호에 따라 VPPY 펌핑 전압을 출력하기 위한 VPPY 스위칭 블록과, 상기 전원전압 및 포지티브 챠지 펌핑 전압을 각각 입력으로 하며, VPPX 인에이블 신호, 우수 섹터 선택신호 및 기수 섹터 선택신호에 따라 우수 및 기수 VPPX 펌핑 전압을 출력하기 위한 VPPX 스위칭 블록을 포함하여 구성된 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 플래쉬 메모리의 로우 디코더 회로는 로우 프리-디코더로부터 출력되는 각각의 제어신호 및 섹터 선택신호를 각각 입력으로 하는 논리 수단과, 상기 논리 수단으로부터 출력되는 제어신호 및 로우 프리-디코더로부터 출력되는 또 다른 제어신호에 따라 어느 한 전압원으로부터 공급되는 전압과 프리챠지 펌핑 전압 스위칭 회로로부터 공급되는 우수 및 기수 VPPX 펌핑 전압 중 어느 한 전압을 선택적으로 출력하기 위한 메인 로우 디코더 및 리던던시 로우 디코더를 포함하여 구성된 것을 특징으로 한다.
본 발명은 플래쉬 메모리의 프로그램 및 프로그램 확인 모드에서 선택된 섹터의 선택된 워드라인(W/L)에는 포지티브 챠지 펌핑 전압이 인가되도록 하고, 그이외의 워드라인(W/L)에는 0V 전압이 인가되도록 하여 해당 워드라인을 선택하게 된다.
즉, 선택된 워드라인이 그룹핑(Grouping) 된 부분에만 포지티브 챠지 펌핑 전압이 전달되도록 하기 위한 스위칭 회로를 구성함으로써, 포지티브 챠지 펌프의 출력 로딩(Loading)을 줄여 펌핑 시간을 단축할 수 있게 된다.
신호 Standby Read Program Pgm.Ver Erase Recovery Erase Ver 비고
VPP GEN. 출력 VCC VCC VPP VPP VPE VCC VCC VCC>VPE
VPPY VCC VCC VPP VCC VCC VCC VCC
선택된 VPPX VCC VCC VPP VPP VPE VCC VCC
비 선택된 VPPX VCC VCC VCC VCC VCC VCC VCC
[표 1]은 각 모드에 따른 포지티브 챠지 펌핑의 출력 레벨 및 선택과 비선택 된 VPPX와 VPPY의 레벨을 정리한 것으로, 프로그램 모드 및 프로그램 확인 모드에서 선택된 VPPX 스위칭 블록의 출력은 포지티브 챠지 펌핑 전압 레벨이 되고, 그 이외의 비 선택된 VPPX 스위칭 블록의 출력은 VCC 전압 레벨로 됨을 알 수 있다.
도 1은 종래의 포지티브 챠지 펌핑 전압 스위칭 회로도.
도 2는 본 발명에 따른 포지티브 챠지 펌핑 전압 스위칭 회로도.
도 3은 종래의 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 로우 디코더 회로도.
도 4는 본 발명에 따른 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 로우 디코더 회로도.
도 5는 종래 및 본 발명에 적용되는 로우 디코더 드라이버의 상세 회로도.
도 6은 종래 및 본 발명에 따른 로우 디코더 회로의 시뮬레이션 결과 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11: 포지티브 챠지 펌핑 회로 12: VPPY 스위칭 블록
13: VPPX 스위칭 블록 14, 15: 우수 및 기수 스위칭 블록
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 포지티브 챠지 펌핑 전압 스위칭 회로도이다.
전원전압(VCC)을 입력으로 하는 포지티브 챠지 펌핑 회로(11)는 포지티브 챠지 펌핑 인에이블신호(VPPEN)에 따라 포지티브 챠지 펌핑 전압(VPP)을 출력하게 된다. VPPY 스위칭 블록(12)은 전원전압(VCC) 및 포지티브 챠지 펌핑 전압(VPP)을 각각 입력으로 하며, VPPY 인에이블신호(VPPYEN)에 따라 VPPY 펌핑 전압(VPPY)을 출력하게 된다.
또한, VPPX 스위칭 블록(13)은 상기 전원전압(VCC) 및 포지티브 챠지 펌핑 전압(VPP)을 각각 입력으로 하며, VPPX 인에이블 신호(VPPXEN)와 우수(짝수) 및 기수(홀수) 섹터 선택신호(SECTOR0_Even 내지 SECTORn_Even 및 SECTOR0_Odd 내지 SECTORn_Odd)에 따라 우수 및 기수 VPPX 펌핑 전압(VPPX0_Even 내지 VPPXn_Even 및 VPPX0_Odd 내지 VPPXn_Odd)을 출력하기 위한 우수 스위칭 블록(14)과 기수 스위칭 블록(15)으로 구성된다.
본 발명에서는 설명의 편의를 위해 상기 우수 및 기수 섹터 선택신호 (SECTOR0_Even 내지 SECTORn_Even 및 SECTOR0_Odd 내지 SECTORn_Odd) 중 첫번째 우수 및 기수 섹터 선택신호 (SECTOR0_Even 및 SECTOR0_Odd)를 각각 입력으로 하는 첫번째 우수 스위칭 블록(VPPX0_Even; 14)과 기수 스위칭 블록(VPPX0_Odd; 15)을 예를 들어 설명하기로 한다.
상기 우수 섹터 선택신호(SECTOR0_Even)는 인에이블 상태, 상기 기수 섹터 선택신호(SECTOR0_Odd)는 디스에이블(Disable) 상태, 그리고 VPPY 인에이블신호(VPPYEN)와 VPPX 인에이블신호(VPPXEN)는 모두 인에이블(Enable) 상태라고 가정하면, 상기 VPPY 스위칭 블록(12)은 상기 VPPY 인에이블신호(VPPYEN)에 의해 VPPY 펌핑 전압(VPPY)을 출력하게 된다.
또한, 상기 VPPX 스위칭 블록(13)은 상기 우수 섹터 선택신호(SECTOR0_Even)와 VPPX 인에이블신호(VPPXEN)에 의해 우수 스위칭 블럭(14)만 인에블되고, 기수 스위칭 블록(15)은 디스에이블 된다.
즉, 본 발명의 포지티브 챠지 펌핑 전압 스위칭 회로는 VPPX 스위칭 블록(13)을 우수 및 기수의 스위칭 블록(14 및 15)으로 각각 분리하고, 각각의 섹터 선택신호(도 1의 SECTOR0 내지 SECTORn)를 우수 및 기수 섹터 선택신호(SECTOR0_Even 내지 SECTORn_Even 및 SECTOR0_Odd 내지 SECTORn_Odd)로 분리하여 상기 포지티브 챠지 펌핑 회로(11)의 출력노드의 로딩을 1/2로 줄이게 된다. 왜냐하면, 우수와 기수로 분리된 섹터 신호와 VPPX 스위칭 블록(13)을 통해 로우 디코더에 공급되는 VPP 펌핑 전압을 우수와 기수로 나누어 출력함으로써, 구동되는 우수 및 기수 로우 디코더 드라이버를 분리할 수 있기 때문이다. 이하, 도면을 바탕으로 로우 디코더를 설명한다.
도 4는 본 발명에 따른 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 로우 디코더 회로도이다.
하나의 섹터(18)는 다수의 로우 디코더 드라이버(XDECDRV0 내지 XDECDRVn)로 구성된 메인 로우 디코더(19)와 리던던시 로우 디코더(20)로 각각 구성된다.
상기 섹터(18)내의 메인 로우 디코더(19)와 리던던시 로우 디코더(20)는 제 2 전압원(VEEX), 리셋신호(XRSTb) 및 로우 프리-디코더(도시 안됨)의 출력인 제 1 제어신호(XPREDA<0:n>)를 각각 입력으로 하며, 상기 로우 프리-디코더의 출력인 제 2 및 제 3 제어신호(XPREDB<0:m> 및 XPREDC<0:k>)와 섹터 선택신호(SECTOR)를 각각 입력으로 하는 논리 수단(In0 및 Inkm)의 출력신호(XCOMb0 및 XCOMbkm)를 각각 입력으로 한다. 상기 논리 수단(In0 및 Inkm)은 3입력 낸드게이트로 구성된다. 또한, 상기 메인 로우 디코더(19)와 리던던시 로우 디코더(20)는 우수 및 기수 로우 디코더 드라이버로 구성되며, 상기 도 2의 프리챠지 펌핑 전압 스위칭 회로로 부터 공급되는 우수 및 기수 VPPX 펌핑 전압(VPPX_Even 및 VPPX_Odd)이 공급되게 된다.
예를 들어, 로우 디코더를 선택하기 위한 어드레스의 최하위 비트(LSB)가 로우 레벨(Low level)로 선택되고, 첫 번째 섹터(Sector 0)가 선택되어 프로그램 및 프로그램 확인 동작을 수행하면, 도 2의 우수 VPPX 스위칭 블록(VPPX0_Even)의 출력인 우수 VPPX 펌핑 전압(VPPX0_Even)이 도 4의 우수 로우 디코더 드라이버로 공급된다. 그리고, 그 이외의 모든 VPPX 스위칭 블록의 출력은 VCC 전압으로 출력된다. 그러므로, 상기 도 4의 우수 로우 디코더 드라이버의 워드라인(W/L)에는 포지티브 챠지 펌핑 전압이 공급되고, 그 이외의 비 선택된 우수 로우 디코더의 우수 디코더 드라이버의 워드라인(W/L)에는 OV 전압이 공급된다. 또한, 기수 로우 디코더의 워드라인(W/L)에는 VCC 레벨인 기수 VPPX 펌핑 전압(VPPX_Odd)이 공급되어 비 선택되게 된다.
결국 본 발명에 의하면, 선택된 섹터의 포지티브 챠지 펌핑 전압 스위칭 회로에 대한 로딩중에서, 비 선택된 워드라인(W/L)의 포지티브 챠지 펌핑 전압 스위칭 회로에 대한 로딩을 1/2로 줄임으로써 포지티브 챠지 펌핑 회로의 출력에 대한 로딩을 개선할 수 있게 된다.
도 5는 종래 및 본 발명에 적용되는 로우 디코더 드라이버의 상세 회로도이다.
로우 디코더 드라이버의 출력단은 워드라인(W/L)을 최종적으로 드라이브(Drive)하기 위한 인버터 형태의 제 3 PMOS 트랜지스터(P3) 및 트리플-P웰 NMOS 트랜지스터(TN1)로 구성된다. 상기 트리플 P-웰 NMOS 트랜지스터(TN1)의 게이트(Gate)는 제 1 노드(K1)에 접속되며, 소오스(Source)는 상기 트리플 P-웰 NMOS 트랜지스터(TN1)의 트리플 P-웰과 함께 제 2 전압원(VEEX)으로 접속되어 소거(Erase) 동작시에는 네가티브 바이어스(Negative bias), 그리고 프로그램 또는읽기 동작시에는 접지전위(0V)로 바이어스 된다.
그리고, 상기 트리플 P-웰 NMOS 트랜지스터(TN1)의 트리플 N-웰은 제 3 전압원(VCC)에 접속된다. 상기 제 3 PMOS 트랜지스터(P3)의 게이트는 제 1 노드(K1)에 접속되며, 상기 제 3 PMOS 트랜지스터(P3)의 N-웰은 제 1 전압원(VPPX)에 접속된다.
또한, 워드라인(W/L) 전압을 게이트 입력으로 하는 제 2 PMOS 트랜지스터(P2)의 N-웰과 소오스는 제 1 전압원(VPPX)에 접속되며, 드레인(Drain)은 제 1 노드(K1)에 접속된다.
제 1 PMOS 트랜지스터(P1)의 소오스와 N-웰은 제 1 전압원(VPPX)에 접속되고, 드레인은 제 1 노드(K1)에 접속되며, 게이트에는 리셋신호(XRSTb)가 공급된다.
그리고, NMOS 트랜지스터(N1)는 소오스가 상기 제 1 노드(K1)에 접속되고, 게이트는 제 1 제어신호(XPREAI)를 입력으로 하며, 드레인은 제 4 전압원(XCOMb)에 접속된다.
도 4에서 선택된 로우 디코더의 VPPX 로딩은 도 5의 로우 디코더 드라이버 회로와 같이 PMOS 트랜지스터(P1)의 소오스 정션(Source junction)과 PMOS 트랜지스터(P2)의 게이트 그리고 트리플 P-웰 NMOS 트랜지스터(TN1)의 드레인 정션(Drain junction) 그리고 PMOS 트랜지스터(P1 내지 P3)의 N-웰 그리고 워드라인(W/L)에 대한 로딩이며, 전체의 로우 디코더 중 1개만 해당되므로 로딩은 크지않게 된다.
비 선택된 로우 디코더의 VPPX 로딩은 PMOS 트랜지스터(P1 및 P2)의 게이트 로딩 그리고 NMOS 트랜지스터(N1)의 드레인 정션, 그리고 PMOS 트랜지스터(P2)의게이트와 소오스 정션, 그리고 트리플 P-웰 NMOS 트랜지스터(TN1)의 게이트, 그리고 PMOS 트랜지스터(P1 내지 P3)의 N-웰의 로딩의 합이 비 선택된 로우 디코더 1개의 VPPX 로딩이 됨으로 전체의 비 선택된 VPPX 로딩은 비 선택된 로우 디코더의 VPPX 로딩과 비 선택된 로우 디코더 수의 곱이 된다.
결국 전체의 VPPX 로딩은 선택된 로우 디코더의 VPPX 로딩과 비 선택된 로우 디코더 전체의 VPPX 로딩의 합이 된다. 따라서, 선택된 VPPX 로딩을 줄이기 위해서는 비 선택된 로우 디코더의 수를 줄이는 것이 가장 효율적으로 된다.
도 6은 종래 및 본 발명에 따른 로우 디코더 회로의 시뮬레이션 결과 파형도로서, 본 발명에 의한 포지티브 챠지 펌핑 시간(A)이 종래의 포지티브 챠지 펌핑 시간(B)보다 약 2배 정도 개선됨을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 본 발명은 하나의 섹터 내에 두 개 이상의 포지티브 챠지 펌핑 전압 스위칭 회로를 구성하여 선택된 섹터 내의 선택된 스위칭 블록만을 인에이블 되도록 하고, 상기 인에이블 된 선택된 스위칭 블록으로부터 출력되는 전압에 의해 로우 디코더 드라이버가 구동되로록 함으로써, 로우 디코더의 로딩을 줄일 수 있고, 프로그램 및 프로그램 확인 시간을 단축시킬 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 전원전압을 입력으로 하며 포지티브 챠지 펌핑 인에이블신호에 따라 포지티브 챠지 펌핑 전압을 출력하기 위한 포지티브 챠지 펌핑 회로;
    상기 전원전압 및 포지티브 챠지 펌핑 전압을 입력으로 하며 VPPY 인에이블신호에 따라 VPPY 펌핑 전압을 출력하기 위한 VPPY 스위칭 블록; 및
    상기 전원전압 및 포지티브 챠지 펌핑 전압을 각각 입력으로 하며, VPPX 인에이블 신호, 우수 섹터 선택신호 및 기수 섹터 선택신호에 따라 우수 및 기수 VPPX 펌핑 전압을 플래쉬 메모리의 로우 디코더에 출력하기 위한 VPPX 스위칭 블록을 포함하여 구성된 것을 특징으로 하는 포지티브 챠지 펌핑 전압 스위칭 회로.
  2. 제 1 항에 있어서,
    상기 VPPX 스위칭 블록은 VPPX 인에이블 신호 및 우수 섹터 선택신호에 따라 우수 VPPX 펌핑 전압을 출력하기 위한 우수 스위칭 블록과,
    상기 VPPX 인에이블 신호 및 기수 섹터 선택신호에 따라 기수 VPPX 펌핑 전압을 출력하기 위한 기수 스위칭 블록을 포함하여 구성된 것을 특징으로 하는 포지티브 챠지 펌핑 전압 스위칭 회로.
  3. 플래쉬 메모리의 로우 디코더에 있어서,
    로우 프리-디코더로부터 출력되는 각각의 제어신호 및 섹터 선택신호를 각각 입력으로 하는 논리 수단; 및
    상기 논리 수단으로부터 출력되는 제어신호 및 로우 프리-디코더로부터 출력되는 또 다른 제어신호에 따라 어느 한 전압원으로부터 공급되는 전압과 프리챠지 펌핑 전압 스위칭 회로로부터 공급되는 우수 및 기수 VPPX 펌핑 전압 중 어느 한 전압을 선택적으로 출력하기 위한 메인 로우 디코더 및 리던던시 로우 디코더를 포함하여 구성된 것을 특징으로 하는 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 플래쉬 메모리의 로우 디코더 회로.
  4. 제 3 항에 있어서,
    상기 섹터 선택신호는 우수 섹터 선택신호 또는 기수 섹터 선택신호 중 어느 한 섹터 선택신호인 것을 특징으로 하는 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 플래쉬 메모리의 로우 디코더 회로.
  5. 제 3 항에 있어서,
    상기 논리 수단은 로우 프리-디코더로부터 출력되는 각각의 제어신호 및 섹터 선택신호를 각각 입력으로 하는 3입력 낸드게이트로 구성된 것을 특징으로 하는포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 플래쉬 메모리의 로우 디코더 회로.
  6. 제 3 항에 있어서,
    상기 메인 로우 디코더 및 리던던시 로우 디코더 각각은 상기 프리챠지 펌핑 전압 스위칭 회로로부터 공급되는 우수 및 기수 VPPX 펌핑 전압을 각각 입력으로 하는 우수 및 기수 로우 디코더 드라이버로 구성된 것을 특징으로 하는 포지티브 챠지 펌핑 전압 스위칭 회로를 이용한 플래쉬 메모리의 로우 디코더 회로.
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