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KR100387719B1 - 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어방법 - Google Patents

반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어방법 Download PDF

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KR100387719B1
KR100387719B1 KR10-2000-0086308A KR20000086308A KR100387719B1 KR 100387719 B1 KR100387719 B1 KR 100387719B1 KR 20000086308 A KR20000086308 A KR 20000086308A KR 100387719 B1 KR100387719 B1 KR 100387719B1
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이우영
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주식회사 하이닉스반도체
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Abstract

본 발명은 다수 개의 메모리 셀 블록 및 이에 해당하는 로우 디코더 블록들을 포함한 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어 방법에 관한 것으로, 불필요한 블록 활성화 지연 시간으로 인한 동작 속도 지연의 문제를 해결하기 위해, 각 메모리 셀 블록에 해당하는 로우 디코더 블록의 인에이블 제어에 의해 각 메모리 셀 블록의 활성화가 제어되도록 하여 이전과 이후에 같은 블록이 활성화되는 경우에만 블록 활성화를 지연시켜 수행하도록 함으로써 불필요한 동작 지연 시간을 감소시켰다.

Description

반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어 방법{Semiconductor memory device and Method for controlling activation of memory cell blocks in the semiconductor memory device}
본 발명은 다수 개의 메모리 셀 블록을 포함한 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어 방법에 관한 것으로, 보다 상세하게는, 다수 개의 메모리 셀 블록의 활성화 타이밍을 각각 제어함으로써 메모리 블록 활성화에 있어서 불필요한 지연 시간을 감소시켜 동작 속도를 향상시킨 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어 방법에 관한 것이다.
반도체 메모리 장치의 데이터 리드/라이트 동작은 다음과 같이 수행된다.
먼저, 라스바 신호(/row address strobe:/RAS)가 로우(low)로 액티브되고, 동시에 로오 어드레스가 인가되면 2차원 정방형의 메모리 구조에서 한개의 워드라인이 활성화되어 그 워드라인에 접속된 복수개의 셀들을 활성화시킨다. 그리고, 한번 활성화된 워드라인에 접속된 셀들의 미세한 전기적 신호는 센스앰프의 동작에 의하여 증폭되어 출력된다.
그 후, 센스앰프의 동작이 완료되면 카스바 신호(/column address strobe :/CAS)의 액티브에 따라 인가되는 컬럼 어드레스 신호의 동작에 의하여 한개의 셀이 선정되고 셀의 데이타는 외부로 출력된다.
다수 개의 메모리 셀 블록을 포함하는 반도체 메모리 장치에 있어서, 같은 메모리 셀 블록 내의 메모리 셀들은 워드 라인을 공유하며, 각 메모리 셀 블록에 해당하는 센스 앰프들은 하나의 센스 앰프 드라이버에 의해 일률적으로 제어되도록 구성된다.
다수 개의 메모리 셀 블록 중 하나의 블록을 지정하는 어드레스를 블럭 어드레스라고하며 이는 로오 어드레스중에서 선정된다.
그래서, 다수 개의 메모리 셀 블록 중 하나의 블록이 선택되고 그 블록에 속한 워드 라인들 중 하나의 워드라인이 활성화된 후, 하나의 컬럼이 지정되어 그에 해당하는 데이터가 출력되면, 이전에 활성화 된 워드 라인은 프리차지 되어 비활성 상태로 되돌아간다. 이 때, 프리차지 상태를 지정하는 명령으로부터 프리차지 상태를 완료하기까지 걸리는 시간을 제품스펙에서는 tRP라 칭한다.
종래에는 한번의 워드라인 활성화 이후 동일한 블럭에 소속된 다른 워드라인을 다시 활성화할 경우, tRP시간 동안 기다리는 시간으로 낭비하게 된다. 즉, 연속적인 워드라인 활성화, 그리고 리드나 라이트 동작, 그리고 프리차지시간동안 기다리기, 그리고 다음 워드라인 활성화, 그리고 리드나 라이트 동작, 프리차지시간동안 기다리기, … 와 같은 동작의 반복되는 식으로 동작되어 메모리 접속에 있어 중간중간 불필요하게 기다리는 시간이 있어서, 고속동작에 지장을 초래하게 된다.
동일 블럭내의 한 워드라인이 활성화되어 리드동작을 수행한 후, 다른 워드라인이 활성화되기 전에 이전의 워드라인을 프리차지시키는 시간이 요구됨을 나타낸다. 그래서, 종래의 디램은 프라차지 상태를 지정하는 명령으로부터 프리차지를 완료하기까지 걸리는 시간인 tRP가 반드시 요구된다.
tRP는 반도체 메모리 장치의 설계시 스펙으로서 결정되며, 이에 따라 각 메모리 셀 블록의 활성화는 메모리 셀 블록의 프리차지가 요구되지 않는 경우에도 tRP동안의 대기 시간 후 블록 활성화가 수행되므로 불필요한 동작 지연 시간이 소모된다.
물론, 싱크로노스 디램(synchronous DRAM)의 경우, 뱅크구조를 갖추고 있기 때문에, 다른 뱅크를 교대로 활성화하면서 핑퐁동작을 수행하면 상기 기술한 tRP시간의 낭비 문제는 해결할 수 있지만, 이러한 뱅크구조의 핑퐁동작을 지원하지 않는 칩셋 및 일반 디램(conventional DRAM/standard DRAM)의 경우는 상기 tRP시간으로 인해 전체 시스템의 고속화가 저해되는 문제점이 있다.
따라서, 본 발명은 상술한 바와 같은 종래 반도체 메모리 장치의 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 불필요하게 소요되는 메모리 셀 블록의 활성화 지연 시간을 감소시켜 고속 동작이 가능하도록 하는 것이다.
본 발명의 다른 목적은 이전과 이후에 같은 메모리 셀 블록이 활성화 되는 경우와 서로 다른 메모리 셀 블록이 활성화 되는 경우를 구별하며 이에 따라 각 블록의 블록 활성화 타이밍을 제어하여 이전과 이후에 같은 블록이 활성화되는 경우에만 블록 활성화를 지연시켜 수행하도록 하는 것이다.
본 발명의 또 다른 목적은 이전에 수신된 해당 메모리 셀 블록의 활성화 신호와 이후에 수신된 해당 메모리 셀 블록의 활성화 신호를 비교하여 해당 메모리 셀 블록이 이전에도 활성화되며 현재에도 활성화되는 경우에는 해당 메모리 셀 블록의 로우 디코더 블록의 인에이블 신호를 지연시켜 출력하며 이외의 경우에는 지연 없이 출력하도록 함으로써 메모리 셀 블록의 로우 디코더 회로의 인에이블 여부 및 인에이블 타이밍을 제어하도록 하는 반도체 메모리 장치의 로우 디코더 제어 회로를 구현하는 것이다.
또한, 본 발명의 또 다른 목적은 다수 개 메모리 셀 블록의 활성화를 제어하기 위하여 이와 같은 로우 디코더 제어 회로를 블록 활성화 제어 회로로서 채용한 반도체 메모리 장치를 구현하는 것이다.
도 1은 본 발명의 반도체 메모리 장치의 블록 활성화 제어를 나타낸 블록도.
도 2는 도 1에 있어서 블록 활성화 제어부의 상세 회로도.
도 3은 도 1에 있어서 이전 이후에 동일한 블록이 선택된 경우의 블록 활성화 동작 타이밍도.
도 4는 도 1에 있어서 이전 이후에 다른 블록이 선택된 경우의 블록 활성화 동작 타이밍도.
상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치의 메모리 셀 블록 활성화 제어 방법은 다수 개의 메모리 셀 블록을 포함한 반도체 메모리 장치의블록 활성화를 제어 하기 위하여, 우선 비교 단계에서 현재 활성화되는 메모리 셀 블록이 이전에 활성화된 메모리 셀 블록과 동일한지의 여부가 비교된다.
비교 단계의 결과에 따라, 현재 활성화 되는 메모리 셀 블록이 이전에 활성화된 메모리 셀 블록과 동일하면, 동일 블록 활성화 단계를 통해 현재 활성화 되는 메모리 셀 블록이 소정 시간 지연 후 활성화되며, 또한 현재 활성화 되는 메모리 셀 블록이 이전에 활성화된 메모리 셀 블록과 다르면, 비 동일 블록 활성화 단계를 통하여 현재 활성화 되는 메모리 셀 블록이 지연 없이 활성화되도록 한다.
본 발명의 반도체 메모리 장치의 로우 디코더 제어 회로는 메모리 셀 블록 및 이에 해당하는 로우 디코더 블록을 포함한 반도체 메모리 장치의 로우 디코더 블록의 인에이블을 제어하기 위하여 신호 저장부, 비교부 및 블록 활성화 신호 전송부를 구비한다.
신호 저장부에는 이전에 입력된 블록 활성화 신호가 래치되어 저장되며, 비교부에서 신호 저장부에 래치된 이전의 블록 활성화 신호 및 현재 입력된 블록 활성화 신호가 비교되어 로우 디코더 인에이블 신호의 출력 타이밍의 지연 여부가 결정된다.
또한, 블록 활성화 신호 전송부는 비교부의 출력 신호에 따라 해당 블록이 이전에도 활성화 되고 현재에 활성화 되는 경우에만 블록 활성화 신호를 지연하여 로우 디코더 제어 신호로서 출력하며 그 외의 경우에는 블록 활성화 신호를 지연 없이 로우 디코더 제어 신호로서 출력한다.
또한, 본 발명의 반도체 메모리 장치는 다수 개의 메모리 셀 블록 및 각 메모리 셀 블록에 해당하는 로우 디코더 블록을 포함한 반도체 메모리 장치에 있어서, 다수 개의 메모리 셀 블록에 해당하는 블록 활성화 신호들을 수신하여 이에 따라 각 메모리 셀 블록의 활성화 여부 및 활성화 타이밍을 제어하는 다수 개 블록 활성화 제어부를 구비한다.
다수 개의 블록 활성화 제어부 각각은 본 발명의 로우 디코더 제어 회로로 구성되며, 이에 따라 각 블록 활성화 제어부는 해당하는 로우 디코더 제어 회로의 로우 디코더 제어 신호를 통하여 해당하는 메모리 셀 블록의 활성화 여부 및 활성화 타이밍을 제어하도록 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치에 대하여 살펴보면 다음과 같다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는 다수 개의 메모리 셀 블록(C0-Cn) 및 각 메모리 셀 블록에 해당하는 다수 개의 로우 디코더 블록(B0-Bn)을 포함하며, 블록 활성화 신호 발생부(1)가 입력되는 어드레스 신호 Add에 따라 각 블록의 활성화 여부를 판단하여 각 메모리 셀 블록(C0-Cn)에 해당하는 블록 활성화 신호(AC0-ACn)를 발생시키도록 구성된다.
또한 본 발명의 반도체 메모리 장치는 블록 활성화 제어부(A0-An)를 구비하며, 이들 블록 활성화 제어부(A0-An)는 라스 바 신호 /RAS 및 해당 블록의 블록 활성화 신호(AC0-ACn)를 각각 수신하여 이에 따라 각 블록의 로우 디코더 블록(B0-Bn)의 인에이블을 제어하는 로우 디코더 제어 신호 XE0-XEn을 출력하도록 구성된다.
도 2를 참조하면, 메모리 셀 블록(Cm)의 블록 활성화 제어부(Am)는 제1 저장부(11)에서 블록 활성화 신호 ACm가 라스 바 신호 /RAS에 의해 인에이블되는 전송 게이트(T1)에 의해 래치(LT1)로 전송되도록 구성된다.
또한 라스 바 신호 /RAS가 전송 게이트(T1)를 인에이블 시킨 후 딜레이(DL1)에서 지연되어 다시 제2 저장부(12)의 전송 게이트(T2)를 인에이블시키면, 래치(LT1)에 래치된 블록 활성화 신호 ACm가 전송 게이트(T2)에 의해 래치(LT2)로 전송되도록 구성되며, 전송 게이트(T1)와 래치(LT1)로 구성되는 제1 저장부(11), 전송 게이트(T2)와 래치(LT2)로 구성되는 제2 저장부(12) 및 딜레이(DL1)가 신호 저장부(10)를 구성한다.
래치(LT2)의 출력 노드 N1에는 또한 제어 신호 P1에 따라 전원 전압을 스위칭 하는 스위칭 피모스 트랜지스터(SPM1)가 연결되어, 블록 활성화 신호가 래치(LT2)까지 아직 전달되지 않은 동작 초기에 출력 노드 N1의 전압을 '하이' 레벨 유지한다.
신호 저장부(10)의 출력 신호는 비교부(20)로 입력되며, 비교부(20)는 낸드 게이트(ND)가 래치(LT2)의 출력 신호 및 블록 활성화 신호 ACm가 인버터(IV1)를 통해 반전된 신호를 수신하여 지연 제어 신호 DLC를 출력한다.
지연 제어 신호 DLC는 비 지연 전송부(30) 내의 전원 전압단 및 인버터(IV2) 사이에 연결된 피모스 트랜지스터(PME)의 게이트로 입력되어 인버터(IV2)의 인에이블을 제어하며, 지연 전송부(40)의 전송 게이트(T3)도 지연 제어 신호 DLC에 의해 의 인에이블이 제어 된다.
비 지연 전송부(30) 및 지연 전송부(40)로 구성되는 블록 활성화 신호 전송부(25)에는 블록 활성화 신호 ACm가 딜레이(DL2)에 의해, 동시에 입력된 블록 활성화 신호 ACm가 비교부(20)에서 지연 제어 신호 DLC로서 출력되는 시간 만큼 지연되어 입력된다.
비 지연 전송부(30)는 딜레이(DL2)에 의해 지연되어 입력된 블록 활성화 신호 ACm를 지연 제어 신호 DLC에 따라 인버터(IV2)에서 반전하여 출력한다.
지연 전송부(40)에서는 지연 제어 신호 DLC에 따라 지연된 블록 활성화 신호 ACm가 전송 게이트(T3)에 의해 반전 딜레이(IDL)로 전송되어 프리 차지 시간 확보를 위해 요구되는 시간(이하 Tdl) 만큼 지연 및 반전된다.
비 지연 전송부(30) 및 지연 전송부(40)의 출력 신호는 노아 게이트(NOR)에서 레벨 반전 및 버퍼링되어 로우 디코더 제어 신호 XEm로서 출력된다.
노아 게이트(NOR)의 두 입력 노드에는 각각 제어 신호 P2에 따라 접지 전압을 인가하는 스위칭 엔모스 트랜지스터(SNM1, SNM2)가 연결되어 신호가 출력되지 않는 경우 각 입력 노드를 '로우' 레벨로 유지한다.
또한 노아 게이트(NOR)의 출력 노드에는 제어 신호 P3에 따라 전원 전압을 인가하는 스위칭 피모스 트랜지스터(SPM2)가 연결되어 신호 출력이 없는 경우 출력 노드를 '하이' 레벨로 유지한다.
이와 같이 구성되는 본 발명의 반도체 메모리 장치의 블록 활성화 동작을 살펴보면 다음과 같다.
우선, 도 2에 도시된 메모리 셀 블록(Cm)의 블록 활성화 제어부(Am)의 동작은 아래와 같다.
처음에 블록 활성화 신호 ACmp가 입력되어 이에 따른 메모리 셀 블록(Cm)의 리드 또는 라이트 동작이 끝난 후, 다시 블록 활성화 신호 ACmf가 입력되는 경우를 고려하도록 한다.
블록 활성화 신호 ACmp가 입력되며 신호 저장부(10)의 전송 게이트(T1)에 로우 액티브의 라스 바 신호 /RAS가 입력되면, 블록 활성화 신호 ACmp는 한편으로는 전송 게이트(T1)에 의해 래치(LT1)에 전달되어 래치되며 다른 한편으로는 인버터(IV1)에 의해 반전되어 낸드 게이트(ND)로 입력되고, 또 다른 한편으로는 딜레이(DL2)로 입력되어 소정 시간 지연되어 비 지연 전송부(30) 및 지연 전송부(40)로 입력된다.
이 때 래치(LT2)의 출력 노드 N1는 스위칭 피모스 트랜지스터(SPM1)에 의해 전원 전압이 인가되어 '하이' 레벨로 유지되며, 이 '하이' 레벨의 신호 및 블록 활성화 신호 ACmp의 인버터(IV1)에 의한 반전 신호가 낸드 게이트(ND)로 입력되며, 낸드 게이트(ND)는 이에 따라 블록 활성화 신호 ACmp 가 '로우' 레벨로서 메모리 셀 블록(Cm)이 선택되어 활성화 되는 경우에는 '하이' 레벨의 지연 제어 신호 DLC를 출력하며, 블록 활성화 신호 ACmp가 '하이' 레벨로 메모리 셀 블록(Cm)이 선택되지 않아 활성화 되지 않는 경우에는 '로우'의 지연 제어 신호 DLC를 출력한다.
지연 제어 신호 DLC가 '로우' 레벨인 경우에는 비 지연 전송부(30)의 피모스 트랜지스터(PME)는 턴온되며 지연 전송부(40)의 전송 게이트(T3)는 디스에이블 되어, 딜레이(DL2)에 의해 지연된 '하이' 레벨의 블록 활성화 신호 ACmp는인버터(IV2)에 의해 반전되어 '로우' 레벨로 노아 게이트(NOR)에 입력되며, 노아 게이트(NOR)는 이 신호 및 스위칭 엔모스 트랜지스터(SNM2)에 의한 '로우' 레벨의 신호를 수신하여 '하이' 레벨의 로우 디코더 제어 신호 XEm을 출력한다.
한편, 지연 제어 신호 DLC가 '하이' 레벨인 경우에는 피모스 트랜지스터(PME)는 턴오프되며 전송 게이트(T3)는 턴온되어, 딜레이(DL2)에 의해 소정 시간 지연되어 입력되는 '로우' 레벨의 블록 활성화 신호 ACmp는 반전 딜레이(IDL)로 전송되며 Tdl동안 반전 지연된다.
노아 게이트(NOR)는 반전 딜레이(IDL)의 '하이' 레벨의 출력 신호 및 스위칭 엔모스 트랜지스터(SNM1)에 의해 '로우' 레벨의 신호를 수신하여 '로우' 레벨의 로우 디코더 제어 신호 XEm를 출력하므로, 결국 로우 디코더 제어 신호 XEm는 비 지연 전송부(30)에 의해 전송되는 경우보다 Tdl만큼 지연되어 출력된다.
이와 같은 동작이 수행되는 래치(LT1)에 래치된 블록 활성화 신호 ACmp는 딜레이(DL1)에 의해 소정 시간 지연된 후 턴온된 전송 게이트(T2)에 의해 래치(LT2)에 저장된다.
이 후, 그 다음 블록 활성화 신호 ACmf가 입력되며 전송 게이트(T1)에 라스 바 신호 /RAS가 입력되면, 블록 활성화 신호 ACmf는 한편으로는 전송 게이트(T1)에 의해 블록 활성화 신호 ACmf는 래치(LT1)에 래치되며, 다른 한 편으로는 인버터(IV1)에 의해 반전되어 낸드 게이트(ND)로 입력되며, 또 다른 한 편으로는 딜레이(DL2)로 입력되어 소정 시간 지연된다.
비교부(20)의 낸드 게이트(ND)는 래치(LT2)에 래치된 이전의 블록 활성화 신호 ACmp 및 인버터(IV1)에 의해 반전된 블록 활성화 신호 ACmf를 반전 논리곱하여 지연 제어 신호 DLC로서 출력한다.
이전에 메모리 셀 블록(Cm)이 선택되며 나중에도 선택되어 블록 활성화 신호 ACmp, ACmf 가 모두 '로우' 레벨인 경우에 지연 제어 신호 DLC는 '하이' 레벨로 출력되며, 이 외의 경우 즉, 블록 활성화 신호 ACmp, ACmf가 각각 '로우, 하이' '하이, 하이' 및 '하이, 로우' 인 경우에는 지연 제어 신호 DLC가 '로우' 레벨로 출력된다.
우선, 블록 활성화 신호 ACmp, ACmf가 각각 '로우, 로우' 레벨일 경우에 지연 제어 신호 DLC가 '하이' 레벨로 출력 되면 지연 전송부(40)의 전송 게이트(T3)가 턴온되므로, 딜레이(DL2)에 의해 지연된 '로우' 레벨의 블록 활성화 신호 ACmf가 반전 딜레이(IDL)에 의해 Tdl 동안 지연 및 반전되어 '하이' 레벨로 출력되며, 노아 게이트(NOR)는 이 '하이' 신호 및 스위칭 엔모스 트랜지스터(SNM1)에 의한 '로우' 신호를 수신하여 '로우'의 로우 디코더 제어 신호 XEm를 출력한다.
블록 활성화 신호 ACmp, ACmf가 각각 '로우, 하이'인 경우에는 딜레이(DL2)에 의해 지연된 '하이'의 블록 활성화 신호 ACmf가 비 지연 전송부(30)의 인버터(IV2)에 의해 반전되어 '로우' 레벨로 노아 게이트(NOR)에 입력되며, 노아 게이트(NOR)는 이 '로우' 레벨 신호 및 스위칭 엔모스 트랜지스터(SNM2)에 의한 '로우' 레벨 신호를 수신하여 '하이' 레벨의 로우 디코더 제어 신호 XEm를 Tdl의 지연 시간 없이 출력한다.
블록 활성화 신호 ACmp, ACmf가 각각 '하이, 하이'인 경우에도 이와 같은 동작을 통하여 '하이' 레벨의 로우 디코더 제어 신호 XEm가 Tdl의 지연 없이 출력된다.
또한 블록 활성화 신호 ACmp, ACmf가 각각 '하이, 로우' 인 경우에는 딜레이(DL2)에 의해 지연된 '로우'의 블록 활성화 신호 ACmf가 비 지연 전송부(30)의 인버터(IV2)에 의해 반전되어 '하이' 레벨로 노아 게이트(NOR)에 입력되며, 노아 게이트(NOR)는 이 '하이' 레벨 신호 및 스위칭 엔모스 트랜지스터(SNM2)에 의한 '로우' 레벨 신호를 수신하여 '로우' 레벨의 로우 디코더 제어 신호 XEm를 Tdl의 지연 시간 없이 출력한다.
도 3 및 도 4를 참조하여, 본 발명의 블록 활성화 제어부(A0-An)에 의한 전체 메모리 셀 블록들(C0-Cn)의 활성화 동작을 살펴보면 다음과 같다.
우선 도 3을 참조하면, 전체 메모리 셀 블록 중 이전과 나중에 모두 메모리 셀 블록(Cm)이 선택되어 활성화되는 경우, 활성화 명령이 발생하여 블록 활성화 신호 발생부(1)에서 발생된 이전 블록 활성화 신호들 AC0-ACn이 입력되면, 블록 활성화 제어부들 (A0-An) 중 메모리 셀 블록(Cm)의 로우 디코더 제어 신호 XEm 만 '로우' 레벨로 출력되어 로우 디코더 블록(Bm)만이 인에이블 되어 메모리 셀 블록(Cm)이 활성화 된다.
그 다음 다시 활성화 명령이 발생되어 블록 활성화 신호 발생부(1)로부터 이후의 블록 활성화 신호들 AC0-ACn이 블록 활성화 제어부(A0-An)에 입력되면, 블록(Cm) 로우 디코더 제어 신호 XEm 만 '로우' 레벨로 출력되어 로우 디코더 블록(Bm)만이 인에이블되어 메모리 셀 블록(Cm)이 활성화된다.
이 경우 메모리 셀 블록(Cm)의 블록 활성화 제어부(Am)는 이전과 나중의 블록 활성화 신호 ACmp, ACmf가 각각 '로우, 로우'로 입력되는 경우의 동작을 하므로 '로우' 레벨의 로우 디코더 제어 신호 XEm가 프리차지 시간 확보를 위하여 요구되는 시간 Tdl동안 지연되어 출력되어 이후의 메모리 셀 블록(Cm)의 활성화는 이 시간 만큼 지연되어 수행된다.
한편 도 4를 참조하면, 전체 메모리 셀 블록 중 처음에 메모리 셀 블록(Cm)이 선택되며 이후에 메모리 셀 블록(Ck)이 선택되어 활성화 되는 경우 즉 이전과 이후에 서로 다른 블록이 활성화 되는 경우에 이전의 블록 활성화 신호들 AC0-ACn이 입력되면, 블록 활성화 제어부(A0-An) 중 메모리 셀 블록(Cm)의 로우 디코더 제어 신호 XEm 만 '로우' 레벨로 출력되며 다른 블록의 로우 디코더 제어 신호는 모두 '하이'레벨로 출력되어, 로우 디코더 블록(Bm)만이 인에이블 되어 메모리 셀 블록(Cm)이 활성화된다.
그 다음에 이후의 블록 활성화 신호들 AC0-ACn이 입력되면, 로우 디코더 제어 신호 XEk 만 '로우' 레벨로 출력되며 다른 블록의 로우 디코더 제어 신호는 모두 '하이' 레벨로 출력되므로 로우 디코더 블록(Bk)만이 인에이블되어 메모리 셀 블록 (Ck)이 활성화된다.
이 경우 메모리 셀 블록(Ck)의 블록 활성화 제어부(Ak)는 이전과 나중의 블록 활성화 신호 ACkp, ACkf가 각각 '하이, 로우'로 입력되는 경우의 동작을 하여 '로우' 레벨의 로우 디코더 제어 신호 XEk를 Tdl의 지연 없이 출력한다.
따라서 이전과 이후에 다른 메모리 셀 블록이 활성화 되는 경우의 메모리 셀블록 활성화 간격은 이전과 이후에 같은 블록이 활성화되는 경우에 비해 프리 차지 시간 확보를 위해 요구되는 지연 시간인 Tdl만큼 단축된다.
이와 같이 동작하는 본 발명의 반도체 메모리 장치는 이전과 이후에 같은 메모리 셀 블록이 활성화 되는 경우와 서로 다른 메모리 셀 블록이 활성화 되는 경우를 구별하며, 이에 따라 메모리 셀 블록의 활성화 타이밍을 제어하여 이전과 이후에 동일한 메모리 셀 블록이 활성화되는 경우에만 블록 활성화를 지연시켜 수행한다.
따라서 본 발명의 반도체 메모리 장치에서는 불필요한 블록 활성화 지연 시간이 감소되어 고속 동작이 가능해지는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (30)

  1. 다수 개의 메모리 셀 블록을 포함한 반도체 메모리 장치의 블록 활성화 제어 방법에 있어서,
    현재 활성화되는 상기 메모리 셀 블록이 이전에 활성화된 상기 메모리 셀 블록과 동일한지의 여부를 비교하는 비교 단계;
    상기 비교 단계의 결과에 따라, 현재 활성화 되는 상기 메모리 셀 블록이 이전에 활성화된 상기 메모리 셀 블록과 동일하면, 현재 활성화 되는 상기 메모리 셀 블록을 소정 시간 지연하여 활성화시키는 동일 블록 활성화 단계; 및
    상기 비교 단계의 결과에 따라, 현재 활성화 되는 상기 메모리 셀 블록이 이전에 활성화된 상기 메모리 셀 블록과 다르면, 현재 활성화 되는 상기 메모리 셀 블록을 지연 없이 활성화시키는 비 동일 블록 활성화 단계;
    를 포함하는 반도체 메모리 장치의 블록 활성화 제어 방법.
  2. 블록 활성화 신호를 래치하는 신호 저장 수단;
    상기 신호 저장 수단에 래치된 신호 및 나중에 입력되는 상기 블록 활성화 신호를 비교하여 이에 따라 지연 제어 신호를 출력하는 비교 수단;
    상기 비교 수단의 출력 신호에 따라 해당 블록이 이전에는 선택되지 않고 나중에 선택된 경우에 상기 블록 활성화 신호를 지연없이 로우 디코더 제어 신호로서 출력하며, 이외의 경우에는 상기 블록 활성화 신호를 소정 시간 지연시켜 상기 로우 디코더 제어 신호로서 출력하는 블록 활성화 신호 전송 수단;
    을 포함한 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 블록 활성화 신호 전송 수단은,
    상기 비교 수단의 출력 신호에 따라 해당 블록이 이전에는 선택되지 않고 나중에 선택된 경우에 인에이블되어 상기 블록 활성화 신호를 로우 디코더 제어 신호로서 출력하는 비 지연 전송 수단; 및
    상기 비교 수단의 출력 신호에 따라 해당 블록이 이전에는 선택되지 않고 나중에 선택된 경우를 제외한 경우에 인에이블되어 상기 블록 활성화 신호를 소정 시간 지연시켜 상기 로우 디코더 제어 신호로서 출력하는 지연 전송 수단;
    을 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 지연 전송 수단은,
    수신된 신호를 소정 시간 지연하여 출력하는 지연 수단; 및
    상기 지연 제어 신호에 따라, 상기 블록 활성화 신호를 상기 지연 수단으로 전송하는 제1 전송 수단;
    을 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 비 지연 전송 수단은,
    상기 블록 활성화 신호를 버퍼링하는 버퍼링 인버터; 및
    상기 지연 제어 신호에 따라 전원 전압을 상기 버퍼링 인버터로 인가하여 인에이블 시키는 스위칭 수단;
    을 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 비 지연 전송 수단은 출력단에 접지 전압을 인가하는 스위칭 수단을 포함하여 신호가 출력되지 않은 경우 출력단의 전압을 접지 전압으로 유지하도록 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 지연 전송 수단은 출력단에 접지 전압을 인가하는 스위칭 수단을 포함하여 신호가 출력되지 않은 경우 출력단의 전압을 접지 전압으로 유지하도록 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 블록 활성화 신호 전송 수단은 상기 비 지연 전송부 및 상기 지연 전송부의 출력 신호 중 하나를 스위칭 및 버퍼링 하는 버퍼링 수단을 더 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 버퍼링 수단은 노아 게이트로 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  10. 제 2 항에 있어서,
    상기 블록 활성화 신호를 지연하여 상기 블록 활성화 신호 전송 수단으로 출력하는 지연 수단을 더 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  11. 제 2 항에 있어서, 상기 신호 저장 수단은,
    활성화 명령 신호에 따라 상기 블록 활성화 신호를 수신하여 저장하는 제1 저장 수단; 및
    상기 활성화 명령 신호가 지연된 신호에 따라 상기 제1 저장 수단에 저장된 블록 활성화 신호를 수신하여 저장하는 제2 저장 수단;을 포함하여,
    이전에 입력된 상기 블록 활성화 신호가 상기 제2 저장 수단에 저장되도록 하며, 나중에 입력된 상기 블록 활성화 신호가 상기 제1 저장 수단에 저장 되도록 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 신호 저장 수단은 상기 제1 저장 수단에 수신된 상기 활성화 명령 신호를 지연하여 상기 제2 저장 수단으로 출력하는 지연 수단을 더 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제1 저장 수단은 수신된 신호를 래치하는 제1 래칭 수단 및 상기 활성화 명령 신호에 따라 상기 제1 래칭 수단으로 상기 블록 활성화 신호를 전송하는 제2 전송 수단을 포함하며,
    상기 제2 저장 수단은 수신된 신호를 래치하는 제2 래칭 수단 및 상기 활성화 명령 신호가 소정 시간 지연된 신호에 따라 상기 제2 래칭 수단으로 상기 제1 래칭 수단의 출력 신호를 전송하는 제3 전송 수단을 포함함을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 래칭 수단 및 상기 제2 래칭 수단은 각각 두 개의 인버터로 구성된 반전 래치 임을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제1 전송 수단 및 상기 제2 전송 수단은 각각 전송 게이트로 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  16. 제 2 항에 있어서,
    상기 신호 저장 수단은 전원 전압을 출력단으로 스위칭하는 스위칭 수단을 더 포함하여, 출력 신호가 없는 경우 출력단의 전압을 전원 전압으로 유지하도록 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  17. 제 2 항에 있어서,
    상기 비교 수단은 낸드 게이트로 구성됨을 특징으로 하는 로우 디코더 제어 회로를 구비한 반도체 메모리 장치.
  18. 다수 개의 메모리 셀 블록;
    상기 다수 개의 메모리 셀 블록에 해당하는 다수 개의 로우 디코더 블록;
    어드레스 신호를 수신하여 이에 따라 각 블록의 활성화 여부를 판단하여 상기 다수 개의 메모리 셀 블록에 해당하는 블록 활성화 신호를 발생시키는 블록 활성화 신호 발생부; 및
    상기 다수 개의 메모리 셀 블록에 해당하는 블록 활성화 신호를 수신하여, 이에 따라, 상기 다수 개의 메모리 셀 블록에 해당하는 다수 개의 로우 디코더의 인에이블 여부와 인에이블 타이밍의 지연 여부를 제어하기 위한 로우 디코더 제어신호를 출력하는 다수 개의 블록 활성화 제어 수단;을 포함하여,
    상기 다수 개의 메모리 셀 블록에 해당하는 상기 다수 개의 로우 디코더의 인에이블 제어함으로써 상기 다수 개의 메모리 셀 블록의 활성화 및 활성화 타이밍을 제어하도록 구성된 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 다수 개의 블록 활성화 제어 수단 각각은,
    블록 활성화 신호를 래치하는 신호 저장 수단;
    상기 신호 저장 수단에 래치된 신호 및 나중에 입력되는 상기 블록 활성화 신호를 비교하여 이에 따라 지연 제어 신호를 출력하는 비교 수단;
    상기 비교 수단의 출력 신호에 따라 해당 블록이 이전에는 선택되지 않고 나중에 선택된 경우에 상기 블록 활성화 신호를 지연없이 로우 디코더 제어 신호로서 출력하며, 이외의 경우에는 상기 블록 활성화 신호를 비트라인 소정 시간 지연시켜 상기 로우 디코더 제어 신호로서 출력하는 블록 활성화 신호 전송 수단;
    을 포함함을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 블록 활성화 신호 전송 수단은
    상기 비교 수단의 출력 신호에 따라 해당 블록이 이전에는 선택되지 않고 나중에 선택된 경우에 인에이블되어 상기 블록 활성화 신호를 로우 디코더 제어 신호로서 출력하는 비 지연 전송 수단; 및
    상기 비교 수단의 출력 신호에 따라 해당 블록이 이전에는 선택되지 않고 나중에 선택된 경우를 제외한 경우에 인에이블되어 상기 블록 활성화 신호를 소정 시간 지연시켜 상기 로우 디코더 제어 신호로서 출력하는 지연 전송 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 지연 전송 수단은,
    수신된 신호를 소정 시간 지연하여 출력하는 지연 수단; 및
    상기 지연 제어 신호에 따라, 상기 블록 활성화 신호를 상기 지연 수단으로 전송하는 제1 전송 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서, 상기 비 지연 전송 수단은,
    상기 블록 활성화 신호를 버퍼링하는 버퍼링 인버터; 및
    상기 지연 제어 신호에 따라 전원 전압을 상기 버퍼링 인버터로 인가하여 인에이블 시키는 스위칭 수단;
    을 포함함을 특징으로 하는 반도체 메모리 장치.
  23. 제 20 항에 있어서, 상기 비 지연 전송 수단은 출력단에 접지 전압을 인가하는 스위칭 수단을 포함하여 신호가 출력되지 않은 경우 출력단의 전압을 접지 전압으로 유지하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  24. 제 20 항에 있어서,
    상기 지연 전송 수단은 출력단에 접지 전압을 인가하는 스위칭 수단을 포함하여 신호가 출력되지 않은 경우 출력단의 전압을 접지 전압으로 유지하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  25. 제 20 항에 있어서,
    상기 블록 활성화 신호 전송 수단은 상기 비 지연 전송부 및 상기 지연 전송부의 출력 신호 중 하나를 스위칭 및 버퍼링 하는 버퍼링 수단을 더 포함함을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 버퍼링 수단은 노아 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
  27. 제 19 항에 있어서, 상기 신호 저장 수단은,
    활성화 명령 신호에 따라 상기 블록 활성화 신호를 수신하여 저장하는 1 저장 수단; 및
    상기 활성화 명령 신호가 소정 시간 지연된 신호에 따라 상기 제1 저장 수단에 저장된 블록 활성화 신호를 수신하여 저장하는 제2 저장 수단;을 포함하여,
    이전에 입력된 상기 블록 활성화 신호가 상기 제2 저장 수단에 저장되도록 하며, 나중에 입력된 상기 블록 활성화 신호가 상기 제1 저장 수단에 저장 되도록구성함을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제1 저장 수단은 수신된 신호를 래치하는 제1 래칭 수단 및 상기 활성화 명령 신호에 따라 상기 제1 래칭 수단으로 상기 블록 활성화 신호를 전송하는 제2 전송 수단을 포함하며,
    상기 제2 저장 수단은 수신된 신호를 래치하는 제2 래칭 수단 및 상기 활성화 명령 신호가 소정 시간 지연된 신호에 따라 상기 제2 래칭 수단으로 상기 제1 래칭 수단의 출력 신호를 전송하는 제3 전송 수단을 포함함을 특징으로 하는 반도체 메모리 장치.
  29. 제 19 항에 있어서,
    상기 신호 저장 수단은 전원 전압을 출력단으로 스위칭하는 스위칭 수단을 더 포함하여, 출력 신호가 없는 경우 출력단의 전압을 전원 전압으로 유지하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  30. 제 19 항에 있어서,
    상기 비교 수단은 낸드 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
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