KR100387265B1 - Method of manufacturing a metal wiring and a capacitor in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것으로, 높은 정전 용량을 가지는 MIM(Metal-insulator-metal) 커패시터를 제조하는 공정에 있어서, 듀얼 다마신 패터닝(Dual damascene patterning) 공정을 그대로 유지하면서 일반적인 다마신 패턴을 구리로 매립하는 구리 듀얼 다마신(Cu Dual Damascene) 배선 공정과 양립(Ccompatible)할 수 있는 MIM 커패시터 제조 방법을 이용하여 다마신 패턴에 3차원 구조의 고 유전율(High-k) MIM(Metal-Insulator-Metal) 커패시터를 제조함으로써 금속층의 추가없이 MIM 커패시터와 Cu 배선을 동일 층에 형성함과 동시에 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법이 개시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a metal wiring and a capacitor of a semiconductor device, and to maintaining a dual damascene patterning process in a process of manufacturing a metal-insulator-metal capacitor having a high capacitance. High-k with a three-dimensional structure in the damascene pattern using a MIM capacitor manufacturing method that is compatible with the copper dual damascene wiring process that embeds a common damascene pattern into copper. ) By manufacturing MIM (Metal-Insulator-Metal) capacitors, MIM capacitors and Cu wirings can be formed on the same layer without adding metal layers, and the capacitance of capacitors can be secured to improve the electrical characteristics of the devices. Disclosed are a wiring and capacitor manufacturing method.
Description
본 발명은 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴에 3차원 구조로 형성하여 정전 용량을 증가시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring and a capacitor manufacturing method of a semiconductor device, and more particularly, to a metal wiring and a capacitor manufacturing method of a semiconductor device capable of increasing capacitance by forming a three-dimensional structure in a dual damascene pattern.
일반적으로, 다양한 논리(Logic) 소자의 구성을 위하여 수동 소자(Passive component)인 커패시터가 소자 제조 공정 중에 제조된다. 이때, 제조되는 커패시터로는 MPU 소자에서의 디커플링(Decoupling) 커패시터, SOC(system on a chip) 소자와 RF(Radio frequency) 소자에서의 각 블록(Block)간의 임피던스 일치(Impedance matching)를 위한 커플링 및 바이패스(Coupling bypass) 커패시터, AD(Analogue to Digital) 또는 DA(Digital to analogue) 컨버터(Converter)에서의 커패시터 어래이(Capacitor array) 등이 있다. 이러한 커패시터는 실리콘 정션(Silicon junction)을 이용한 정션 커패시터(Junction capacitor)로 제조되거나, 통상적인 알루미늄(Al) 배선 기술에서는 PECVD SiN막을 유전체막으로 하는 Al/SiN/Al의MIM(Metal-insulator-metal) 커패시터로 제조된다.In general, a capacitor, which is a passive component, is manufactured during the device fabrication process to configure various logic devices. In this case, the manufactured capacitor includes a coupling coupling for an impedance matching between a decoupling capacitor in a MPU device, a system on a chip (SOC) device, and a block in a radio frequency (RF) device. And a capacitor array in a coupling bypass capacitor, an analog to digital (AD), or a digital to analog converter (DA) converter. These capacitors are made of junction capacitors using silicon junctions, or, in conventional aluminum (Al) wiring technology, Al / SiN / Al metal-insulator-metal (MIM) using PECVD SiN film as a dielectric film. ) Is made of a capacitor.
그러나, 동작 주파수가 증가하고 컨버터의 비트(Bit) 증가에 함에 따라 점점 대용량의 커패시터가 필요하게 되며, 예를 들면 1 GHz에서 동작하는 CPU의 경우, 디커플링(Decoupling)을 위해서는 400 nF의 커패시터 용량이 필요하다. 이때, Toxeq가 1nm일 경우 얻어질 수 있는 커패시턴스(Capacitance)는 34.5nF/mm2이며, 결국 400nF의 커패시턴스를 얻기 위해서는 11.6mm2의 면적이 필요하게 된다. 현재 사용되는 PECVD SiN 1000Å의 유전율을 7이라 하면, 대략적인 Toxeq는 56nm, 커패시턴스는 0.62nF/mm2이므로 400nF의 커패시턴스를 얻기 위해서는 면적이 645mm2정도되는 커패시터를 제조해야 한다. 이 정도 크기의 커패시터는 반도체 칩 제조에 실제로 적용하기 어렵다.However, as the operating frequency increases and as the bits of the converter increase, more and more capacitors are needed.For CPUs operating at 1 GHz, for example, a capacitor capacity of 400 nF is required for decoupling. need. At this time, the capacitance is obtained (Capacitance) which may be the 34.5nF / mm 2 when the Toxeq 1nm, eventually in order to obtain a capacitance of 400nF required area of 11.6mm 2. The dielectric constant of PECVD SiN 1000Å currently used when referred to 7, rough Toxeq is 56nm, the capacitance has to manufacture the capacitor, the area is about 645mm 2 in order to obtain the capacitance of the so 0.62nF / mm 2 400nF. Capacitors of this size are difficult to actually apply in semiconductor chip manufacturing.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 일반적인 다마신 패턴을 구리로 매립하는 구리 듀얼 다마신(Cu Dual Damascene) 배선 공정과 양립(Compatible)할 수 있는 MIM 커패시터 제조 방법을 이용하여 듀얼 다마신 패터닝(Dual damascene patterning) 공정을 그대로 유지하면서 다마신 패턴에 3차원 구조의 고 유전율(High-k) MIM(Metal-Insulator-Metal) 커패시터를 제조함으로써 금속층의 추가없이 MIM 커패시터와 Cu 배선을 동일 층에 형성함과 동시에 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속배선 및 커패시터 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention provides a dual damascene method using a MIM capacitor manufacturing method which is compatible with a copper dual damascene wiring process in which a general damascene pattern is embedded with copper. While maintaining the dual damascene patterning process, a three-dimensional high-k metal-insulator-metal (MIM) capacitor with a three-dimensional structure is fabricated in the damascene pattern, so that the MIM capacitor and the Cu wiring can be layered without adding a metal layer. The purpose of the present invention is to provide a method of manufacturing a metal wiring and a capacitor of a semiconductor device which can be formed at the same time and secure the capacitance of the capacitor to improve the electrical characteristics of the device.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.1A to 1G are cross-sectional views of devices sequentially shown in order to explain a metal wiring and a capacitor manufacturing method of a semiconductor device according to the present invention.
도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도.FIG. 2 is a lay out view showing the shape of a trench formed by the process of FIG. 1B in a planar state. FIG.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
1, 21 : 반도체 기판 2, 22 : 층간 절연막1, 21: semiconductor substrate 2, 22: interlayer insulating film
3, 23 : 제 1 금속 배선 4, 24 : 제 1 금속 확산 방지막3, 23: 1st metal wiring 4, 24: 1st metal diffusion prevention film
5, 25 : 제 1 절연막 6, 26 : 식각 방지막5, 25: 1st insulating film 6, 26: etching prevention film
7, 27 : 제 2 절연막 8, 28 : 하드 마스크7, 27: second insulating film 8, 28: hard mask
9a, 29a : 트랜치 9b, 29b : 비아9a, 29a: trenches 9b, 29b: vias
9, 29 : 듀얼 다마신 패턴 10, 30 : 제 2 금속 확산 방지막9, 29: dual damascene pattern 10, 30: second metal diffusion barrier
11, 31 : 제 2 금속 배선 12, 32 : 감광막 패턴11, 31: 2nd metal wiring 12, 32: Photosensitive film pattern
13, 33 : 하부 전극 14, 34 : 유전체막13, 33: lower electrode 14, 34: dielectric film
15, 35 : 상부 전극 16, 36 : 제 3 금속 확산 방지막15, 35: upper electrode 16, 36: third metal diffusion barrier
17, 37 : 제 3 금속 배선 100, 200 : MIM 커패시터17, 37: 3rd metal wiring 100, 200: MIM capacitor
A : 커패시터 형성 영역A: capacitor formation area
본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법의 제 1 실시예는 제 1 절연막, 식각 방지막, 제 2 절연막 및 하드 마스크로 이루어진 층간 절연막의 소정 영역을 식각하여 트랜치 또는 트랜치와 비아로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계, 반도체 기판의 상부에 제 1 금속 확산 방지막을 형성하는 단계, 반도체 기판의 상부에 금속물질을 증착한 후 화학적 기계적 연마 공정으로 층간 절연막 상의 금속물질 및 제 1 금속 확산 방지막을 제거하여 트랜치 또는 듀얼 다마신 패턴에 제 1 금속 배선을 형성하는 단계, 커패시터가 형성될 영역이 노출되는 감광막 패턴을 형성하여 감광막 패턴이 형성되지 않아 노출된 영역의 하드 마스크 및 제 2 절연막을 제거한 후 감광막 패턴을 제거하는 단계, 제 1 금속 배선을 포함한 전체 상에 하부 전극, 유전체막, 상부 전극 및 제 2 금속 확산 방지막을 순차적으로 형성하는 단계, 전체 상에 금속 물질을 증착하여 제 2 절연막이 제거된 공간의 나머지 부분을 완전히 매립하는 단계 및 화학적 기계적 연마를 실시하여 제 2 절연막 상의 금속 물질, 제 2 금속 확산 방지막, 상부 전극, 유전체막 및 하부 전극을 제거하고 평탄화하여 제 2 금속 배선을 형성함과 동시에 커패시터를 형성하는 단계로 이루어진다.A first embodiment of a method for manufacturing a metal wiring and a capacitor of a semiconductor device according to the present invention is a dual region consisting of trenches or trenches and vias by etching a predetermined region of an interlayer insulating film consisting of a first insulating film, an anti-etching film, a second insulating film and a hard mask. Providing a semiconductor substrate having a damascene pattern, forming a first metal diffusion barrier on the semiconductor substrate, depositing a metal material on the semiconductor substrate, and then forming a metal material on the interlayer insulating layer by a chemical mechanical polishing process. (1) forming a first metal wiring on a trench or a dual damascene pattern by removing the metal diffusion barrier layer, and forming a photoresist pattern on which a region where a capacitor is to be formed is exposed to form a photoresist pattern; 2 removing the insulating film and then removing the photoresist pattern, including the first metal wiring Sequentially forming a lower electrode, a dielectric film, an upper electrode, and a second metal diffusion barrier on a whole, depositing a metal material on the whole, and completely filling the rest of the space from which the second insulating film is removed, and chemically Mechanical polishing is performed to remove and planarize the metal material, the second metal diffusion barrier film, the upper electrode, the dielectric film, and the lower electrode on the second insulating film to form a second metal wiring and simultaneously form a capacitor.
식각 방지막 또는 상기 하드 마스크는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범위의 두께로 증착하여 형성하며, 제 1 절연막 또는 제 2 절연막은SiO2, FSG 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD법, HDP-CVD법, APCVD법 또는 스핀 코팅 방식 등으로 형성한다.The anti-etching film or the hard mask is formed by depositing a SiN or SiC film with a thickness in the range of 100 to 1000 Å by PECVD method, and the first insulating film or the second insulating film is formed by using SiO 2 , FSG or a low dielectric constant insulating film having a dielectric constant of 3.0 or less. It is formed by a PECVD method, an HDP-CVD method, an APCVD method, or a spin coating method that can be carried out at a temperature of not more than ℃.
트랜치 또는 듀얼 다마신 패턴은 구불구불한 서펜타인 형태로 형성하되, 트랜치 또는 듀얼 다마신 패턴의 전체 면적은 최종 공정에서 제조된 커패시터의 목표 커패시턴스를 고려하여 형성한다.The trench or dual damascene pattern is formed in the serpentine form, but the entire area of the trench or dual damascene pattern is formed in consideration of the target capacitance of the capacitor manufactured in the final process.
제 1 금속 확산 방지막 또는 제 2 금속 확산 방지막은 PVD법, CVD법 또는 ALD법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착해 형성한다. 이때, 제 1 금속 확산 방지막을 형성하기 전에 고진공의 증착 장비 내에서 아르곤 스퍼터를 이용한 세정이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정을 실시할 수도 있다.The first metal diffusion barrier film or the second metal diffusion barrier film is formed by depositing and combining Ta, TaN, TiN, WN, TaC, WC, TiSiN, or at least one of them by PVD, CVD, or ALD. At this time, before forming the first metal diffusion barrier, cleaning with argon sputtering or reactive cleaning with plasma containing hydrogen such as H 2 or NH 3 may be performed in a high vacuum deposition apparatus.
제 1 금속 배선 또는 제 2 금속 배선은 금속 물질로 구리를 사용하여, PVD법 또는 CVD법으로 Cu 시드층을 형성한 후 Cu 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 무전해 또는 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하거나, 상기의 매립 방법을 혼합한 방법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성한다.The first metal wiring or the second metal wiring is formed by using Cu as a metal material, forming a Cu seed layer by PVD or CVD, and then embedding a trench or dual damascene pattern by Cu electroplating, or by electroplating. After forming a Cu seed layer by using Cu deposition, a trench or a dual damascene pattern is embedded by electroless or electroplating, or a trench or a dual damascene pattern is embedded by a method in which the above embedding method is mixed.
하드 마스크는 불소 함유 가스를 사용하여 플라즈마 건식 식각 공정으로 제거하고, 이후 제 2 절연막은 SiO2, FSG, SiOC, SiOH, SiOCH 성분으로 형성된 경우에는 HF를 포함한 용액을 사용하여 제거하고, 폴리머 계통의 저유전율 절연막으로 형성된 경우에는 02플라즈마를 사용하여 제거한다.The hard mask is removed by a plasma dry etching process using a fluorine-containing gas, and then the second insulating film is removed by using a solution containing HF when formed of SiO 2 , FSG, SiOC, SiOH, or SiOCH components. When formed with a low dielectric constant insulating film, it is removed using a 0 2 plasma.
하부 전극 또는 상부 전극은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 하부 전극을 형성하기 전에 접착 특성을 향상시키기 위하여 층간 절연막 상에 접착층으로 TiN, TiAlN 또는 TiSiN 등의 글루 래이어를 형성할 수도 있다.The lower electrode or the upper electrode is formed by depositing Pt, Ru, Ir or W by CVD, PVD or ALD. Before forming the lower electrode, a glue layer such as TiN, TiAlN, or TiSiN may be formed as an adhesive layer on the interlayer insulating film in order to improve adhesive properties.
유전체막은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다.The dielectric film is formed by depositing a Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Hf oxide, Pb-Zn-Ti oxide, Sr-Bi-Ta oxide by CVD, PVD or ALD.
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, a first embodiment of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도이다.1A to 1G are cross-sectional views of devices sequentially shown in order to explain a first embodiment of a metal wiring and a capacitor manufacturing method of a semiconductor device according to the present invention. FIG. 2 is a lay out view showing the shape of a trench formed by the process of FIG. 1B in a planar state. FIG.
도 1a를 참조하면, 소정의 공정으로 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2)을 형성한 후 식각 공정으로 층간 절연막(2)의 소정 영역을 식각한 뒤 금속 물질을 매립하여 제 1 금속 배선(3)을 형성한다. 이때, 본 발명에서는 금속 물질로 구리를 사용하여 제 1 금속 배선(3)을구리 배선으로 형성한다. 이후 전체 제 1 금속 배선(3)을 포함한 전체 상에 금속 확산 방지막(4), 제 1 절연막(5), 식각 방지막(6), 제 2 절연막(7) 및 하드 마스크(8)를 순차적으로 형성한다.Referring to FIG. 1A, an interlayer insulating film 2 is formed on a semiconductor substrate 1 on which various elements for forming a semiconductor device are formed in a predetermined process, and then a predetermined region of the interlayer insulating film 2 is etched by an etching process. The metal material is then buried to form the first metal wiring 3. At this time, in the present invention, the first metal wiring 3 is formed of copper wiring using copper as the metal material. Thereafter, the metal diffusion barrier 4, the first insulating layer 5, the etch barrier 6, the second insulating layer 7, and the hard mask 8 are sequentially formed on the whole including the entire first metal wiring 3. do.
상기에서, 금속 확산 방지막(4), 식각 방지막(6) 또는 하드 마스크(8)는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범의의 두께로 증착하여 형성한다. 또한, 제 1 절연막(5) 및 제 2 절연막(7)은 통상의 SiO2, FSG(Fluorine doped Silicate Glass) 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD, HDP-CVD, APCVD, 스핀 코팅(Spin coating) 방식 등으로 형성한다. 일반적으로, 후속 공정에서 형성될 듀얼 다마신 패터닝(Dual damascene patterning) 방식이나, 절연막을 형성하기 위하여 증착되는 막의 종류에 따라 식각 방지막(6) 또는 하드 마스크(8)의 형성 공정은 생략할 수 있다.In the above, the metal diffusion barrier film 4, the etch barrier film 6, or the hard mask 8 is formed by depositing a SiN or SiC film in a thickness ranging from 100 to 1000 mW by PECVD. In addition, the first insulating film 5 and the second insulating film 7 can be implemented at a temperature of 450 ° C. or less using ordinary SiO 2 , Fluorine doped Silicate Glass (FSG), or a low dielectric constant insulating film having a dielectric constant of 3.0 or less; It is formed by HDP-CVD, APCVD, or spin coating. In general, a dual damascene patterning method to be formed in a subsequent process or a process of forming the etch stop layer 6 or the hard mask 8 may be omitted depending on the type of film deposited to form the insulating layer. .
도 1b 및 도 2를 참조하면, 패터닝된 하드 마스크(7)를 식각 마스크로 하는 식각 공정으로 제 2 산화막(7)의 소정 영역을 식각하여 트랜치(9a)를 형성한다. 트랜치(9a)를 형성하기 위한 식각 공정을 실시하는 과정에서 제 1 산화막(5)은 식각 방지막(6)에 의해 식각되지 않는다. 트랜치(9a)가 형성되면서 노출된 식각 방지막(6)의 소정 영역을 제거한 후 식각 공정으로 제 1 산화막(5)의 노출된 영역 및 하부의 제 1 금속 확산 방지막(4)을 식각하여 제 1 금속 배선(3)이 노출되는 비아(9b)를 형성한다. 이로써, 트랜치(9a)와 비아(9b)로 이루어진 듀얼 다마신 패턴(9)이 형성된다.1B and 2, a trench 9a is formed by etching a predetermined region of the second oxide layer 7 by an etching process using the patterned hard mask 7 as an etching mask. In the process of performing the etching process for forming the trench 9a, the first oxide layer 5 is not etched by the etch stop layer 6. After removing the predetermined region of the etch stop layer 6 exposed while the trench 9a is formed, the first metal diffusion barrier layer 4 and the exposed region of the first oxide layer 5 are etched by an etching process to etch the first metal. A via 9b through which the wiring 3 is exposed is formed. As a result, the dual damascene pattern 9 formed of the trench 9a and the via 9b is formed.
일반적으로, 듀얼 다마신 패턴(9) 형성 방법은 비아를 먼저 형성한 후 트랜치를 형성할 수도 있으며, 이중 하드 마스크(Dual top hardmask)를 이용한 방법 등 다양한 방법으로 형성할 수 있다.In general, the method of forming the dual damascene pattern 9 may form a trench after forming the via first, and may be formed by various methods such as a method using a dual top hardmask.
이때, 형성된 트랜치(9a) 또는 듀얼 다마신 패턴(9)의 형태는, 평면도로 생각할 때, 도 2에 도시한 바와 같이, 구불구불한 서펜타인(Serpentine) 구조이다. 따라서, 전체 서펜타인 구조의 트랜치(9a)는 구불구불하면서 길게 연결되어 있는 상태이며, 비아(9b)를 통하여 제 1 금속 배선(3) 배선과 전기적으로 연결된다. 또한, 서펜타인 구조로 연결된 트랜치(9a)의 전체 면적은 요구되는 커패시턴스(Capacitance)를 고려하여 형성한다.At this time, the form of the formed trench 9a or dual damascene pattern 9 is a serpentine structure that is serpentine, as shown in FIG. Therefore, the trench 9a of the entire serpentine structure is in a state of being long and meandering, and is electrically connected to the wiring of the first metal wiring 3 through the via 9b. In addition, the total area of the trenches 9a connected by the serpentine structure is formed in consideration of the required capacitance.
도 1c를 참조하면, 듀얼 다마신 패턴(9)을 포함한 전체 상부에 제 2 금속 확산 방지막(10) 및 제 2 금속 배선용 금속 물질을 증착한 후 화학적 기계적 연마를 실시하여 하드 마스크(8) 상의 제 2 금속 확산 방지막(10) 및 금속 물질을 제거하고 평탄화한다. 이로써, 듀얼 다마신 패턴(9) 내부에만 금속 물질이 매립되어 제 2 금속 배선(11)이 형성된다. 본 발명에서는 금속 물질로 구리(Cu)를 사용한다.Referring to FIG. 1C, after the second metal diffusion barrier film 10 and the second metal wiring metal material are deposited on the entire surface including the dual damascene pattern 9, chemical mechanical polishing is performed on the hard mask 8. 2 The metal diffusion barrier film 10 and the metal material are removed and planarized. As a result, the metal material is embedded only in the dual damascene pattern 9 to form the second metal wiring 11. In the present invention, copper (Cu) is used as the metal material.
제 2 금속 확산 방지막(10)은 구리의 아웃디퓨젼(Outdiffusion)에 의하여 커패시터의 전기적 특성이 열화됨으로 인해 CMOS 소자의 특성이 열화되거나, 절연막(Dielectric)의 절연특성이 열화되는 것을 방지하기 위하여 증착한다. 제 2 금속 확산 방지막(10)은 고진공의 증착 장비 내에서 아르곤 스퍼터(Ar sputter)를 이용한 세정(Clean)이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정(Reactive cleaning)을 실시한 후 PVD법, CVD법 또는 ALD(Atomic Layer Deposition)법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착한다.The second metal diffusion barrier 10 is deposited to prevent the deterioration of the characteristics of the CMOS device or the insulation of the dielectric due to the deterioration of the electrical characteristics of the capacitor due to the copper outdiffusion. do. The second metal diffusion barrier 10 may be cleaned using argon sputter or reactive cleaning using plasma containing hydrogen such as H 2 or NH 3 in a high vacuum deposition apparatus. Thereafter, at least one or more of Ta, TaN, TiN, WN, TaC, WC, TiSiN, or a combination of these layers is deposited and deposited by PVD, CVD, or atomic layer deposition (ALD).
제 2 금속 배선(11)을 형성하기 위한 듀얼 다마신 패턴(9) 내부로의 구리 매립은 PVD법 또는 CVD법으로 Cu 시드층(도시하지 않음)을 형성한 후 Cu 전기 도금법(Electroplating)으로 실시하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 무전해 또는 전기 도금법으로 실시한다. 또는, 상기의 방법을 적절하게 조합한 증착 방법으로 Cu를 매립한다.Copper embedding into the dual damascene pattern 9 for forming the second metal wiring 11 is performed by Cu electroplating after forming a Cu seed layer (not shown) by PVD or CVD. Alternatively, the Cu seed layer is formed by Cu deposition using an electroplating method and then electroless or electroplating is performed. Or Cu is embedded by the vapor deposition method which combined the said method suitably.
도 1d를 참조하면, 후속 공정에서 MIM 커패시터가 형성될 영역이 개방(Open)되도록 소정의 마스크를 사용하여 포토(Photo) 공정을 실시하여 감광막 패턴(12)을 형성한다. 이때, 감광막 패턴(12)은 도 2에 도시된 구불구불한 서펜타인(Serpentine) 구조의 트랜치(9a)를 노출시킨다.Referring to FIG. 1D, the photoresist pattern 12 is formed by performing a photo process using a predetermined mask so that the region where the MIM capacitor is to be formed is opened in a subsequent process. At this time, the photoresist pattern 12 exposes the trench 9a of the serpentine structure as shown in FIG. 2.
도 1e를 참조하면, 감광막 패턴(12)을 형성하여 커패시터가 형성될 영역(A)만을 노출시킨 후 커패시터가 형성될 영역(A)의 하드 마스크(8) 및 제 2 절연막(7)을 식각 공정으로 제거한다. 하드 마스크(8) 및 제 2 절연막(7)이 제거되면 감광막 패턴(12)도 제거한다.Referring to FIG. 1E, the photoresist pattern 12 is formed to expose only the region A in which the capacitor is to be formed, and then the hard mask 8 and the second insulating layer 7 in the region A in which the capacitor is to be formed are etched. To remove it. When the hard mask 8 and the second insulating film 7 are removed, the photosensitive film pattern 12 is also removed.
하드 마스크(8) 및 제 2 절연막(7)의 식각 공정에서, 하드 마스크(8)는 불소(Fluorine) 함유 가스를 사용하여 플라즈마 건식 식각(Plasma dry etching) 공정으로 제거하고, 이후 하드 마스크(8)가 제거됨으로 인해 노출된 영역의 제 2 절연막(7)을 제거한다. 이때, 제 2 절연막(7)이 SiO2, FSG, SiOC, SiOH, SiOCH 성분으로 이루어진 경우에는 HF를 포함한 용액을 사용하여 제거하고, 폴리머(Polymer) 계통의 저유전율 절연막으로 형성된 경우에는 02플라즈마를 사용하여 제거한다. 제 2 절연막(7) 하부에 형성된 제 1 절연막(5)은 식각 방지막(6)에 의해 식각되거나 손상되지 않는다.In the etching process of the hard mask 8 and the second insulating film 7, the hard mask 8 is removed by a plasma dry etching process using a fluorine-containing gas, and then the hard mask 8 ) Is removed to remove the second insulating film 7 in the exposed area. In this case, when the second insulating film 7 is composed of SiO 2 , FSG, SiOC, SiOH, and SiOCH components, it is removed using a solution containing HF, and in the case of being formed of a polymer-based low dielectric insulating film, 0 2 plasma. To remove it. The first insulating film 5 formed under the second insulating film 7 is not etched or damaged by the etch stop film 6.
도 1f를 참조하면, 커패시터 형성 예정 영역(A)에 노출된 제 2 금속 배선을 포함한 전체 상에 하부 전극(13), 유전체막(14), 상부 전극(15) 및 제 3 금속 확산 방지막(16)을 순차적으로 형성한다.Referring to FIG. 1F, the lower electrode 13, the dielectric layer 14, the upper electrode 15, and the third metal diffusion barrier layer 16 are disposed on the entire surface including the second metal wires exposed to the capacitor formation region A. FIG. ) Are formed sequentially.
하부 전극(13) 및 상부 전극(15)은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 이때, 하부 전극(13)과 하부 요소의 접착 특성(Adhesion)이 열악한 경우에는 TiN, TiAlN 또는 TiSiN 등의 글루 래이어(Glue layer)를 형성한 후 하부 전극(13)을 증착한다. 유전체막(14)은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다. 제 3 금속 확산 방지막(16)은 후속 공정에서 형성될 금속 배선의 Cu 성분이 아웃 디퓨젼(Outdiffusion)에 의하여 하부 커패시터의 전기적 특성이 열화되는 것을 방지하기 위하여 형성한다. 제 3 금속 확산 방지막(16)은 도 1c에서 형성한 제 2 금속 확산 방지막(10)의 형성 방법과 동일한 방법을 형성한다.The lower electrode 13 and the upper electrode 15 are formed by depositing Pt, Ru, Ir or W by CVD, PVD or ALD. In this case, when the adhesion between the lower electrode 13 and the lower element is poor, a lower layer of the lower electrode 13 is formed after forming a glue layer such as TiN, TiAlN, or TiSiN. The dielectric film 14 is formed by depositing a Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Hf oxide, Pb-Zn-Ti oxide, Sr-Bi-Ta oxide by CVD, PVD, or ALD. The third metal diffusion barrier film 16 is formed in order to prevent the Cu component of the metal wiring to be formed in the subsequent process from deteriorating the electrical characteristics of the lower capacitor due to out diffusion. The third metal diffusion barrier film 16 forms the same method as the method for forming the second metal diffusion barrier film 10 formed in FIG. 1C.
도 1g를 참조하면, 커패시터 형성 예정 영역(A)에서 제 2 절연막(7)이 식각된 부분의 나머지 공간을 충분히 매립할 수 있을 정도의 두께로 금속 물질을 전체 상부에 증착한 후 화학적 기계적 연마를 실시하여 하드 마스크(8) 상의 모든 층을 제거하고, 평탄화하여 제 3 금속 배선(17)을 형성한다. 이때, 금속 물질은 도 1c에서 실시한 제 2 금속 배선용 금속 물질 증착 방법과 동일한 방법으로 증착한다.Referring to FIG. 1G, a chemical mechanical polishing is performed after depositing a metal material on the entire upper portion of the capacitor formation region A to a thickness sufficient to fill the remaining space of the portion where the second insulating film 7 is etched. All the layers on the hard mask 8 are removed and planarized to form the third metal wiring 17. At this time, the metal material is deposited in the same manner as the metal material deposition method for the second metal wiring performed in FIG. 1C.
이로써, 트랜치(9a) 또는 듀얼 다마신 패턴(9)을 이용하여 3차원 구조로 이루어진 MIM 커패시터(100)가 제조된다.As a result, the MIM capacitor 100 having a three-dimensional structure is manufactured using the trench 9a or the dual damascene pattern 9.
이후, 도면에서 도시하지 않았지만, 제 3 금속 배선(17) 상에 추가로 금속 배선 형성이 필요한 경우에 다시 금속 확산 방지막 증착후 각각의 절연막을 형성시키고, 상기에서 서술한 금속 배선 형성 공정과 동일한 방법으로 공정을 진행하여 금속 배선을 추가로 형성한다. 후속 공정에서 금속 배선 공정으로 MIM 커패시터 부위의 상부 전극을 전기적으로 연결시킴으로써 전체적인 MIM capacitor가 형성되게 된다.Subsequently, although not shown in the drawings, in the case where additional metal wiring formation is required on the third metal wiring 17, the respective insulating films are formed again after the deposition of the metal diffusion barrier film, and the same method as the metal wiring forming process described above. The process proceeds to form additional metal wiring. In the subsequent process, the entire wiring of the MIM capacitor is formed by electrically connecting the upper electrode of the MIM capacitor region with a metal wiring process.
본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법의 제 2 실시예는 제 1 절연막, 식각 방지막, 제 2 절연막 및 하드 마스크로 이루어진 층간 절연막의 소정 영역을 식각하여 트랜치 또는 트랜치와 비아로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계, 반도체 기판의 상부에 제 1 금속 확산 방지막을 형성하는 단계, 반도체 기판의 상부에 금속물질을 증착한 후 화학적 기계적 연마 공정으로 상기 층간 절연막 상의 상기 금속물질 및 제 1 금속 확산 방지막을 제거하여 트랜치 또는 듀얼 다마신 패턴에 제 1 금속 배선을 형성하는 단계, 커패시터가 형성될 영역이 노출되는 감광막 패턴을 형성하여 감광막 패턴이 형성되지 않아 노출된 영역의 하드 마스크, 제 2 절연막 및 제 1 금속 배선을 제거한 후 감광막 패턴을 제거하는 단계, 제 1 금속 확산 방지막을 포함한 전체 상에 하부 전극, 유전체막, 상부 전극 및 제 2 금속 확산 방지막을 순차적으로 형성하는 단계, 전체 상에 금속 물질을 증착하여 제 2 절연막이 제거된 공간의 나머지 부분을 완전히 매립하는 단계 및 화학적 기계적 연마를 실시하여 제 2 절연막 상의 금속 물질, 제 2 금속 확산 방지막, 상부 전극, 유전체막 및 하부 전극을 제거하고 평탄화하여 제 2 금속 배선을 형성함과 동시에 커패시터를 형성하는 단계로 이루어진다.According to a second embodiment of the method of manufacturing a metal wiring and a capacitor of a semiconductor device according to the present invention, a predetermined region of an interlayer insulating film including a first insulating film, an etch stop film, a second insulating film, and a hard mask is etched to form a dual layer formed of a trench or a trench and a via Providing a semiconductor substrate having a damascene pattern, forming a first metal diffusion barrier layer on the semiconductor substrate, depositing a metal material on the semiconductor substrate, and then chemically polishing the metal material on the interlayer insulating layer. And removing the first metal diffusion barrier to form a first metal wire in the trench or dual damascene pattern, and forming a photoresist pattern in which the region where the capacitor is to be formed is exposed to form a photoresist pattern so that the hard mask of the exposed region is not formed. Removing the photoresist pattern after removing the second insulating film and the first metal wiring. Step, sequentially forming a lower electrode, a dielectric layer, an upper electrode, and a second metal diffusion barrier on the whole including the first metal diffusion barrier, and depositing a metal material on the whole to rest the space in which the second insulating layer is removed. Filling the part completely and performing chemical mechanical polishing to remove and planarize the metal material, the second metal diffusion barrier film, the upper electrode, the dielectric film, and the lower electrode on the second insulating film to form a second metal wiring and simultaneously Forming step.
식각 방지막 또는 상기 하드 마스크는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범위의 두께로 증착하여 형성하며, 제 1 절연막 또는 제 2 절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD법, HDP-CVD법, APCVD법 또는 스핀 코팅 방식 등으로 형성한다.The etch stop layer or the hard mask is formed by depositing a SiN or SiC layer in a thickness ranging from 100 to 1000 으로 by PECVD, and the first insulating layer or the second insulating layer is formed by using SiO 2 , FSG, or a dielectric constant of 3.0 or less. It is formed by a PECVD method, an HDP-CVD method, an APCVD method, or a spin coating method that can be carried out at a temperature of not more than ℃.
트랜치 또는 듀얼 다마신 패턴은 구불구불한 서펜타인 형태로 형성하되, 트랜치 또는 듀얼 다마신 패턴의 전체 면적은 최종 공정에서 제조된 커패시터의 목표 커패시턴스를 고려하여 형성한다.The trench or dual damascene pattern is formed in the serpentine form, but the entire area of the trench or dual damascene pattern is formed in consideration of the target capacitance of the capacitor manufactured in the final process.
제 1 금속 확산 방지막 또는 제 2 금속 확산 방지막은 PVD법, CVD법 또는 ALD법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착해 형성한다. 이때, 제 1 금속 확산 방지막을 형성하기 전에 고진공의 증착 장비 내에서 아르곤 스퍼터를 이용한 세정이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정을 실시할 수도 있다.The first metal diffusion barrier film or the second metal diffusion barrier film is formed by depositing and combining Ta, TaN, TiN, WN, TaC, WC, TiSiN, or at least one of them by PVD, CVD, or ALD. At this time, before forming the first metal diffusion barrier, cleaning with argon sputtering or reactive cleaning with plasma containing hydrogen such as H 2 or NH 3 may be performed in a high vacuum deposition apparatus.
제 1 금속 배선 또는 제 2 금속 배선은 금속 물질로 구리를 사용하여, PVD법 또는 CVD법으로 Cu 시드층을 형성한 후 Cu 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 무전해 또는 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하거나, 상기의 매립 방법을 혼합한 방법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성한다.The first metal wiring or the second metal wiring is formed by using Cu as a metal material, forming a Cu seed layer by PVD or CVD, and then embedding a trench or dual damascene pattern by Cu electroplating, or by electroplating. After forming a Cu seed layer by using Cu deposition, a trench or a dual damascene pattern is embedded by electroless or electroplating, or a trench or a dual damascene pattern is embedded by a method in which the above embedding method is mixed.
하드 마스크는 불소 함유 가스를 사용하여 플라즈마 건식 식각 공정으로 제거하고, 이후 제 2 절연막은 SiO2, FSG, SiOC, SiOH, SiOCH 성분으로 형성된 경우에는 HF를 포함한 용액을 사용하여 제거하고, 폴리머 계통의 저유전율 절연막으로 형성된 경우에는 02플라즈마를 사용하여 제거한다. 또한, 제 1 금속 배선 또는 금속 물질은 식각제로는 HCI 또는 H2SO4등의 산 용액을 사용하여 제거한다.The hard mask is removed by a plasma dry etching process using a fluorine-containing gas, and then the second insulating film is removed by using a solution containing HF when formed of SiO 2 , FSG, SiOC, SiOH, or SiOCH components. When formed with a low dielectric constant insulating film, it is removed using a 0 2 plasma. In addition, the first metal wire or metal material is removed using an acid solution such as HCI or H 2 SO 4 as an etchant.
하부 전극 또는 상부 전극은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 하부 전극을 형성하기 전에 접착 특성을 향상시키기 위하여 층간 절연막 상에 접착층으로 TiN, TiAlN 또는 TiSiN 등의 글루 래이어를 형성할 수도 있다.The lower electrode or the upper electrode is formed by depositing Pt, Ru, Ir or W by CVD, PVD or ALD. Before forming the lower electrode, a glue layer such as TiN, TiAlN, or TiSiN may be formed as an adhesive layer on the interlayer insulating film in order to improve adhesive properties.
유전체막은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다.The dielectric film is formed by depositing a Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Hf oxide, Pb-Zn-Ti oxide, Sr-Bi-Ta oxide by CVD, PVD or ALD.
이하, 첨부된 도면을 참조하여 본 발명의 제 2 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, a second embodiment of the present invention will be described in more detail with reference to the accompanying drawings.
도 3a 내지 도 d는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도이다.3A to 3D are cross-sectional views of devices sequentially shown in order to explain a first embodiment of a metal wiring and a capacitor manufacturing method of a semiconductor device according to the present invention. FIG. 2 is a lay out view showing the shape of a trench formed by the process of FIG. 1B in a planar state. FIG.
도 3a를 참조하면, 반도체 소자의 금속 배선 및 커패시터 제조 방법의 제 1 실시예에서 도 1a 내지 도 1d까지의 공정을 동일하게 실시하여 감광막 패턴(32)까지 형성한다.Referring to FIG. 3A, the processes of FIGS. 1A to 1D are performed in the same manner as in the first embodiment of the method of manufacturing the metal wiring and the capacitor of the semiconductor device, thereby forming the photosensitive film pattern 32.
도 3b를 참조하면, 감광막 패턴(32)을 형성하여 커패시터가 형성될 영역(A)만을 노출시킨 후 커패시터가 형성될 영역(A)의 하드 마스크(28), 제 2 절연막(27) 및 제 2 금속 배선(31)을 식각 공정으로 제거한다. 하드 마스크(28), 제 2 절연막(27) 및 제 2 금속 배선(31)이 제거되면 감광막 패턴(32)도 제거한다.Referring to FIG. 3B, the photoresist pattern 32 is formed to expose only the region A in which the capacitor is to be formed, and then the hard mask 28, the second insulating layer 27, and the second region of the region A in which the capacitor is to be formed. The metal wiring 31 is removed by an etching process. When the hard mask 28, the second insulating film 27, and the second metal wiring 31 are removed, the photosensitive film pattern 32 is also removed.
하드 마스크(28) 및 제 2 절연막(27)의 식각 공정에서, 하드 마스크(28)는 불소(Fluorine) 함유 가스를 사용하여 플라즈마 건식 식각(Plasma dry etching) 공정으로 제거하고, 이후 하드 마스크(28)가 제거됨으로 인해 노출된 영역의 제 2 절연막(27)을 제거한다. 이때, 제 2 절연막(27)이 SiO2, FSG, SiOC, SiOH, SiOCH 성분으로 이루어진 경우에는 HF를 포함한 용액을 사용하여 제거하고, 폴리머(Polymer) 계통의 저유전율 절연막으로 형성된 경우에는 02플라즈마를 사용하여 제거한다. 제 2 절연막(27) 하부에 형성된 제 1 절연막(25)은 식각 방지막(26)에 의해 식각되거나 손상되지 않는다. 이후 HCI 또는 H2SO4등의 산 용액을 식각제로는 사용하여 제 2 금속 배선(31)을 식각해 제거한다.In the etching process of the hard mask 28 and the second insulating layer 27, the hard mask 28 is removed by a plasma dry etching process using a fluorine-containing gas, and then the hard mask 28 ) Is removed to remove the second insulating layer 27 in the exposed area. At this time, when the second insulating film 27 is composed of SiO 2 , FSG, SiOC, SiOH, SiOCH components, it is removed using a solution containing HF, and 0 2 plasma when it is formed of a polymer dielectric low dielectric constant insulating film. To remove it. The first insulating layer 25 formed under the second insulating layer 27 is not etched or damaged by the etch stop layer 26. Thereafter, the second metal wire 31 is etched and removed using an acid solution such as HCI or H 2 SO 4 as an etchant.
도 3c를 참조하면, 커패시터 형성 예정 영역(A)에 노출된 제 2 금속 확산 방지막(30)을 포함한 전체 상에 하부 전극(33), 유전체막(34), 상부 전극(35) 및 제 3 금속 확산 방지막(36)을 순차적으로 형성한다.Referring to FIG. 3C, the lower electrode 33, the dielectric film 34, the upper electrode 35, and the third metal are disposed on the whole including the second metal diffusion barrier 30 exposed in the capacitor formation region A. FIG. The diffusion barrier 36 is formed sequentially.
하부 전극(33) 및 상부 전극(35)은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 이때, 하부 전극(33)과 하부 요소의 접착 특성(Adhesion)이 열악한 경우에는 TiN, TiAlN 또는 TiSiN 등의 글루 래이어(Glue layer)를 형성한 후 하부 전극(33)을 증착한다. 유전체막(34)은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다. 제 3 금속 확산 방지막(16)은 후속 공정에서 형성될 금속 배선의 Cu 성분이 아웃 디퓨젼(Outdiffusion)에 의하여 하부 커패시터의 전기적 특성이 열화되는 것을 방지하기 위하여 형성한다. 제 3 금속 확산 방지막(36)은 도 1c에서 형성한 제 2 금속 확산 방지막(10)의 형성 방법과 동일한 방법을 형성한다.The lower electrode 33 and the upper electrode 35 are formed by depositing Pt, Ru, Ir or W by CVD, PVD or ALD. At this time, when the adhesion characteristics (Adhesion) of the lower electrode 33 and the lower element is poor, after forming a glue layer (Glue layer) such as TiN, TiAlN or TiSiN, the lower electrode 33 is deposited. The dielectric film 34 is formed by depositing a Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Hf oxide, Pb-Zn-Ti oxide, Sr-Bi-Ta oxide by CVD, PVD, or ALD. The third metal diffusion barrier film 16 is formed in order to prevent the Cu component of the metal wiring to be formed in the subsequent process from deteriorating the electrical characteristics of the lower capacitor due to out diffusion. The third metal diffusion barrier film 36 forms the same method as the method of forming the second metal diffusion barrier film 10 formed in FIG. 1C.
도 3d를 참조하면, 커패시터 형성 예정 영역(A)에서 제 2 절연막(27) 및 제2 금속 배선(31)이 식각된 부분의 나머지 공간을 충분히 매립할 수 있을 정도의 두께로 금속 물질을 전체 상부에 증착한 후 화학적 기계적 연마를 실시하여 하드 마스크(28) 상의 모든 층을 제거하고, 평탄화하여 제 3 금속 배선(37)을 형성한다. 이때, 금속 물질은 도 1c에서 실시한 제 2 금속 배선용 금속 물질 증착 방법과 동일한 방법으로 증착한다.Referring to FIG. 3D, the upper portion of the entire metal material is thick enough to sufficiently fill the remaining space of the portion where the second insulating layer 27 and the second metal wiring 31 are etched in the capacitor formation region A. FIG. After deposition on the substrate, chemical mechanical polishing is performed to remove all layers on the hard mask 28 and to planarize to form the third metal wiring 37. At this time, the metal material is deposited in the same manner as the metal material deposition method for the second metal wiring performed in FIG. 1C.
이로써, 트랜치(29a) 또는 듀얼 다마신 패턴(29)을 이용하여 3차원 구조로 이루어진 MIM 커패시터(200)가 제조된다.As a result, the MIM capacitor 200 having a three-dimensional structure is manufactured using the trench 29a or the dual damascene pattern 29.
이후, 도면에서 도시하지 않았지만, 제 3 금속 배선(37) 상에 추가로 금속 배선 형성이 필요한 경우에 다시 금속 확산 방지막 증착후 각각의 절연막을 형성시키고, 상기에서 서술한 금속 배선 형성 공정과 동일한 방법으로 공정을 진행하여 금속 배선을 추가로 형성한다. 후속 공정에서 금속 배선 공정으로 MIM 커패시터 부위의 상부 전극을 전기적으로 연결시킴으로써 전체적인 MIM capacitor가 형성되게 된다.Subsequently, although not shown in the drawings, in the case where additional metal wiring formation is required on the third metal wiring 37, the respective insulating films are formed after the deposition of the metal diffusion barrier film, and the same method as the above-described metal wiring forming process The process proceeds to form additional metal wiring. In the subsequent process, the entire wiring of the MIM capacitor is formed by electrically connecting the upper electrode of the MIM capacitor region with a metal wiring process.
상기의 공정으로, 동한 층(Layer)에 MIM 커패시터와 금속 배선을 형성할 수 있으며, 상부 표면이 평탄화되어 있어 후속 공정을 용이하게 실시할 수 있다. 또한, 듀얼 다마신 구조의 3차원 구조에 커패시터를 형성함으로써 커패시턴스를 향상시킬 수 있다.In the above process, the MIM capacitor and the metal wiring can be formed in the same layer, and the upper surface is flattened to facilitate the subsequent process. In addition, by forming a capacitor in the three-dimensional structure of the dual damascene structure, the capacitance can be improved.
상술한 바와 같이, 본 발명은 통상의 공정으로 듀얼 다마신 패턴을 형성한 후 듀얼 다마신 패턴에 3차원 구조의 MIM 커패시터를 제조함으로써 기존의 배선 형성 공정에 이식이 가능하고 금속층의 증가없이 용이하게 높은 커패시턴스를 갖는 MIM 커패시터를 제조할 수 있어 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.As described above, the present invention is to form a dual damascene pattern in a conventional process, and then to manufacture a three-dimensional MIM capacitor in the dual damascene pattern, which can be implanted into the existing wiring forming process and easily without increasing the metal layer. It is possible to manufacture a MIM capacitor having a high capacitance, thereby improving the electrical characteristics and reliability of the device.
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