KR100379083B1 - Lead on chip(loc) area array bumped semiconductor package - Google Patents
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Abstract
Description
이 발명은 리드온칩 에어리어 어레이 범프드 반도체 패키지에 관한 것으로서, 더욱 상세하게 말하자면 하프에칭(half-etching)에 의하여 돌출된 형태를 갖는 리드의 돌출부가 패키지의 하면에 어레이 형태로 배열되도록 하고, 상기한 리드와 중앙에 본딩 패드가 형성되어 있는 반도체칩을 와이어를 이용하여 전기적으로 연결함과 동시에 패키지 가장자리의 리드의 일단부가 몰딩물의 외부로 노출되도록 함으로써 상기한 노출된 부분을 통해 다른 패키지와 전기적으로 결합될 수 있도록 하는 리드온칩 에어리어 어레이 범프드 반도체 패키지에 관한 것이다.The present invention relates to a lead-on chip area array bumped semiconductor package. More specifically, the protrusion of a lead having a protruding shape by half-etching is arranged in an array form on a lower surface of the package. The semiconductor chip, which has a pad formed at the center of the lead, is electrically connected to each other using a wire, and at the same time, one end of the lead at the edge of the package is exposed to the outside of the molding to be electrically coupled with another package through the exposed portion. A lead-on chip area array bumped semiconductor package is provided.
반도체 패키지는 패키지의 종류에 따라 수지 밀봉 패키지, TCP 패키지, 글래스 밀봉 패키지, 금속 밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다.The semiconductor package may be a resin sealing package, a TCP package, a glass sealing package, a metal sealing package, or the like depending on the type of package. Such semiconductor packages are classified into insertion type and surface mount technology (SMT) type according to the mounting method. Representative types of insert type include DIP (Dual In-line Package) and PGA (Pin Grid Array). Typical examples of the mounting type include a quad flat package (QFP), a plastic leaded chip carrier (PLC), a ceramic leaded chip carrier (CLCC), and a ball grid array (BGA).
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체 패키지 대신에 표면실장형 반도체 패키지가 널리 사용되고 있는 추세이다.Recently, in order to increase the mounting degree of components of a printed circuit board according to the miniaturization of electronic products, surface-mount semiconductor packages have been widely used instead of insertable semiconductor packages.
이와 같은 종래의 반도체 패키지에 대한 이해를 돕기 위하여, 첨부된 도면을 참조로 하여, QFP와, BGA에 대하여 설명하기로 한다.In order to facilitate understanding of such a conventional semiconductor package, the QFP and the BGA will be described with reference to the accompanying drawings.
도 1은 종래의 QFP의 부분 절개 사시도이다.1 is a partial cutaway perspective view of a conventional QFP.
도 1에 도시되어 있듯이 종래의 QFP의 구성은, 반도체 칩(11)과, 상기한 반도체 칩(11)을 적재하기 위한 탑재판(12)과, 상기한 탑재판(12)을 지지하고 있는 타이바(tie bar)(13)와, 상기한 반도체 칩(11)이 외부와 신호를 송수신할 수 있도록 하기 위한 리드(14)와, 상기한 반도체 칩(11)과 리드(14)를 전기적으로 연결시켜주기 위한 와이어(15)와, 상기한 반도체칩(11)에서 발생되는 열을 외부로 발산시키기 위한 방열판(16)과, 상기한 반도체 칩(11)과 리드(14)와 본딩 와이어(15) 등을 보호하기 위한 몰딩물(17)로 이루어진다.As shown in FIG. 1, the conventional QFP has a structure including a semiconductor chip 11, a mounting plate 12 for mounting the semiconductor chip 11, and a tie supporting the mounting plate 12. A tie bar 13, a lead 14 for allowing the semiconductor chip 11 to transmit and receive a signal to and from the outside, and the semiconductor chip 11 and the lead 14 are electrically connected to each other. A wire 15 for discharging, a heat sink 16 for dissipating heat generated by the semiconductor chip 11 to the outside, the semiconductor chip 11, the lead 14, and the bonding wire 15. It consists of a molding 17 for protecting the back.
상기한 구성에 의한 종래의 QFP의 제조공정 및 기능은 다음과 같다.The manufacturing process and function of the conventional QFP by the above structure are as follows.
접착제나 접착 테이프에 의해서 반도체칩(11)이 탑재판(12)의 위에 접착되면, 본딩 와이어(15)에 의해서 상기한 반도체칩(11)과 리드(14)가 전기적으로 연결되는 와이어 본딩 공정이 진행된다.When the semiconductor chip 11 is bonded onto the mounting plate 12 by an adhesive or an adhesive tape, a wire bonding process in which the semiconductor chip 11 and the lead 14 are electrically connected by the bonding wire 15 is performed. Proceed.
와이어 본딩 공정이 끝나면, 몰딩물(17)을 이용하여 상기한 반도체칩(11)이 둘러 쌓여지도록 하여 패키지를 형성함으로써 상기한 반도체칩(11)을 비롯한 리드(14)와 와이어(15) 등이 보호될 수 있도록 한다.After the wire bonding process is completed, the semiconductor chip 11 is enclosed using the molding 17 to form a package, thereby forming the lead 14 and the wire 15 including the semiconductor chip 11. To be protected.
이와 같이 제작된 QFP 패키지는 회로기판에 장착되어 사용되는데, 이때 반도체칩(11)으로부터 출력되는 신호는 와이어(15)를 거처서 리드(14)로 전달되고, 상기한 리드(14)는 회로기판의 배선과 연결되어 있기 때문에 리드(14)로 전달된 신호는 회로기판의 배선을 통하여 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체 칩(11)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달된다.The QFP package manufactured as described above is mounted on a circuit board, and the signal output from the semiconductor chip 11 is transmitted to the lead 14 via the wire 15, and the lead 14 is connected to the circuit board. Since it is connected to the wiring, the signal transmitted to the lead 14 is transmitted to the peripheral element through the wiring of the circuit board. When the signal generated from the peripheral device is transferred to the semiconductor chip 11, the signal is transmitted in the reverse order of the path described above.
한편, 반도체칩(11)에서 발생된 열은 탑재판(12)을 거쳐서 방열판(16)으로 전달되며, 방열판(16)에서 외부로 발산됨으로써 반도체칩(11)이 과열되는 것을 방지한다.On the other hand, heat generated in the semiconductor chip 11 is transferred to the heat sink 16 through the mounting plate 12, and is radiated to the outside from the heat sink 16 to prevent the semiconductor chip 11 from overheating.
그러나 상기한 종래의 QFP는, 반도체칩이 점차적으로 고성능화되어 가면서 핀의 수가 더욱 더 많아지게 되는데 비하여, 핀과 핀 사이의 거리를 일정치 이하로 좁히는 것은 기술적으로 어려움이 있기 때문에 많은 핀을 모두 수용하기 위해서는 패키지가 커지게 되는 단점이 있다. 이것은 반도체 패키지의 소형화 추세에 역행하는 결과를 낳는 문제점이 있다.However, in the conventional QFP, the number of the pins becomes more and more as the semiconductor chip gradually increases in performance, but it is technically difficult to narrow the distance between the pins to a certain value or less, so that many pins are accommodated. To do this, there is a disadvantage that the package becomes large. This has a problem that results in the reverse of the trend of miniaturization of semiconductor packages.
이와 같은 다핀화에 따른 기술적 요구를 해결하기 위해서 등장한 것이 BGA이다. 상기한 BGA는 입/출력 수단으로서 반도체 패키지의 일면전체에 융착된 솔더볼을 이용함으로써 QFP 보다 많은 수의 입/출력 신호를 수용할 수 있으며, 또한 그 크기도 상대적으로 줄일 수가 있음으로써 반도체 패키지로서 크게 각광을 받고 있다.BGA has emerged to address the technical demands of such multi-pinning. The BGA can accommodate a larger number of input / output signals than QFP by using solder balls fused to the entire surface of the semiconductor package as an input / output means, and can also be relatively reduced in size, thereby greatly increasing the size of the semiconductor package. I am in the limelight.
도 2는 종래의 BGA의 측단면도이고, 도 3은 종래의 BGA용 인쇄회로기판이다.Figure 2 is a side cross-sectional view of a conventional BGA, Figure 3 is a conventional BGA printed circuit board.
도 2 및 도 3에 도시되어 있듯이 종래의 BGA의 구성은, 기판(21)과, 상기한 기판(21)의 중앙 상면에 에폭시(22)로 접착되어 있는 반도체칩(23)과, 상기한 기판(21)의 표면에 형성되어 있는 메탈 트레이스(24)와, 상기한 반도체칩(23)의 입출력 패드(25)와 메탈 트레이스(24)를 연결하는 와이어(26)와, 상기한 메탈 트레이스(24)에 형성되어 있는 랜드 메탈(27)과, 상기한 랜드 메탈(28)에 융착되어 있는솔더볼(28)과, 상기한 반도체칩(23)과 와이어(26) 등을 외부환경으로부터 보호하기 위한 몰딩물(29)로 이루어진다.As shown in Figs. 2 and 3, the conventional BGA has a structure including a substrate 21, a semiconductor chip 23 bonded to the center upper surface of the substrate 21 with an epoxy 22, and the substrate described above. The metal trace 24 formed on the surface of the 21, the wire 26 connecting the input / output pad 25 and the metal trace 24 of the semiconductor chip 23, and the metal trace 24 described above. Molding to protect the land metal 27 formed in the above-mentioned metal, the solder ball 28 fused to the land metal 28, and the semiconductor chip 23, the wire 26, and the like from the external environment. It is made of water 29.
상기한 구성에 의한 종래의 BGA의 제조공정 및 기능은 다음과 같다.The manufacturing process and function of the conventional BGA by the above-described configuration is as follows.
에폭시(22)에 의해서 반도체칩(23)이 기판(21)의 위에 접착되면, 본딩 와이어(26)에 의해서 상기한 반도체칩(23)의 입출력 패드(25)와 메탈 트레이스(24)가 전기적으로 연결되는 와이어 본딩 공정이 진행된다.When the semiconductor chip 23 is bonded onto the substrate 21 by the epoxy 22, the input / output pad 25 and the metal trace 24 of the semiconductor chip 23 are electrically connected by the bonding wire 26. The connecting wire bonding process is performed.
와이어 본딩 공정이 끝나면, 몰딩물(29)을 이용하여 상기한 반도체칩(23)을 비롯한 와이어(26) 등이 보호되도록 한 뒤에, 리플로우 공정을 통해서 랜드 메탈(27)에 솔더볼(28)을 형성함으로써 하여 BGA 패키지를 완성한다.After the wire bonding process is finished, the solder ball 28 is applied to the land metal 27 through the reflow process after the wires 26 and the like are protected by using the molding 29. Forming to complete the BGA package.
이와 같이 제작된 BGA 패키지는 회로기판에 장착되어 사용되는데, 이때 반도제 칩(23)으로부터 출력되는 신호는 와이어(26)를 거쳐서 메탈 트레이스(24)로 전달되며, 상기한 메탈 트레이스(24)는 기판(21)의 내부 회로배선을 통하여 랜드 메탈(27)과 연결되어 있기 때문에 메탈 트레이스(24)로 전달된 신호가 랜드 메탈(27)을 거쳐서 솔더볼(28)로 전달되고, 상기한 솔더볼(28)은 회로기판의 회로배선과 연결되어 있기 때문에 솔더볼(28)로 전달된 신호는 회로기판의 회로배선을 통하여 주변소자로 전달된다, 주변소자에서 발생된 신호가 반도체 칩(23)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달된다.The BGA package manufactured as described above is used by being mounted on a circuit board. At this time, the signal output from the semiconductor chip 23 is transmitted to the metal trace 24 via the wire 26, and the metal trace 24 is Since it is connected to the land metal 27 through the internal circuit wiring of the substrate 21, the signal transmitted to the metal trace 24 is transmitted to the solder ball 28 via the land metal 27, and the solder ball 28 is described above. ) Is connected to the circuit wiring of the circuit board, the signal transmitted to the solder ball 28 is transmitted to the peripheral device through the circuit wiring of the circuit board, when the signal generated from the peripheral device is transferred to the semiconductor chip 23 Signal is transmitted in the reverse order of the path described above.
그러나 상기한 종래의 BGA는, 기판이 고가이기 때문에 제품의 가격이 상승되는 문제점이 있고, 또한 상기한 기판을 통해서 습기가 침투됨으로써 크랙이 발생하게 되는 문제점이 있다.However, the conventional BGA has a problem that the price of the product is increased because the substrate is expensive, and there is also a problem that cracks are generated due to moisture infiltration through the substrate.
이와 같은 문제점을 해결하기 위하여, BGA 방식이 아니면서도, 기판 접속리드를 패키지의 둘레로 돌출시키지 않고 패키지의 하면으로 노출시킴으로써 실장면적을 줄일 수 있는 기술이 대한민국 실용신안 등록출원 공개번호 제96-3135호(공개일: 서기 1996년 1월 22일)의 "버텀 리드형 반도체 패키지"에서 개시된 바 있다.In order to solve such a problem, a technology that can reduce the mounting area by exposing the board connection lead to the lower surface of the package without protruding around the package without the BGA method is disclosed in Korean Utility Model Publication No. 96-3135 It is disclosed in the "Bottom Leaded Semiconductor Package" of the issue (published: January 22, 1996).
그러나, 상기한 종래의 "버텀 리드형 반도체 패키지"는 단순히 리드를 일렬로 배열하여 놓았기 때문에 실장면적을 효율적으로 줄일 수 없는 문제점이 있다.However, the conventional "bottom lead type semiconductor package" has a problem in that the mounting area cannot be efficiently reduced because the leads are simply arranged in a row.
이와 같은 문제점을 해결하기 위하여, 회로기판에 실장되기 위한 리드팁이 패키지의 하면에 어레이 형태로 배열되도록 함으로써 실장면적을 효율적으로 줄임과 동시에 저렴한 비용으로 구성할 수가 있는 반도체 패키지에 관한 기술이 대한민국 특허출원 출원번호 제96-22898호(출원일자: 서기 1996년 6월 21일)의 "어레이형 리드온칩 반도체 패키지"에서 본 출원인에 의해 개시된 바 있다.In order to solve such a problem, a technology for a semiconductor package that can be configured at a low cost while efficiently reducing the mounting area by arranging lead tips for mounting on a circuit board in an array form on the lower surface of the package is disclosed in the Korean patent. Application No. 96-22898 (filed date: June 21, 1996) has been disclosed by the applicant in the "array-type lead-on-chip semiconductor package".
이 발명의 목적은 상기한 특허출원 출원번호 제96-22898호에서 개시된 기술내용을 더욱 개량하기 위한 것으로서, 하프에칭에 의하여 돌출된 형태를 갖는 리드의 돌출부가 패키지의 하면에 어레이 형태로 배열되도록 하고, 상기한 리드와 중앙에 본딩 패드가 형성되어 있는 반도체칩을 와이어를 이용하여 전기적으로 연결함과 동시에 패키지 가장자리의 리드의 일단부가 몰딩물의 외부로 노출되도록 함으로써 상기한 노출된 부분을 통해 다른 패키지와 전기적으로 결합될 수 있도록 하는 리드온칩 에어리어 어레이 범프드 반도체 패키지를 제공하는데 있다.An object of the present invention is to further improve the technical contents disclosed in the above-described patent application No. 96-22898, wherein the protrusions of the leads having a protruding shape by half etching are arranged in an array form on the lower surface of the package. In addition, the semiconductor chip is electrically connected to the lead with a bonding pad formed at the center thereof, and one end of the lead at the edge of the package is exposed to the outside of the molding. To provide a lead-on-chip area array bumped semiconductor package that can be electrically coupled.
도 1은 종래의 QFP의 부분 절개 사시도이다.1 is a partial cutaway perspective view of a conventional QFP.
도 2는 종래의 BGA의 측단면도이다.2 is a side cross-sectional view of a conventional BGA.
도 3은 종래의 BGA용 인쇄회로기판이다.3 is a conventional BGA printed circuit board.
도 4은 이 발명의 제1 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.4 is a cross-sectional configuration diagram of a lead-on chip area array bumped semiconductor package according to a first exemplary embodiment of the present invention.
도 5는 이 발명이 제2 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.FIG. 5 is a cross-sectional configuration diagram of the lead-on-chip area array bumped semiconductor package according to the second embodiment of the present invention.
도 6은 이 발명의 제2 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 부분 절개 사시도이다.6 is a partially cutaway perspective view of a lead-on chip area array bumped semiconductor package according to a second exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11, 23, 31, 41, 46 : 반도체칩 14, 32, 42 : 리드11, 23, 31, 41, 46: semiconductor chip 14, 32, 42: lead
15, 26, 34, 44 : 와이어 17, 29, 35, 45 : 몰딩물15, 26, 34, 44: wires 17, 29, 35, 45: moldings
33, 43 : 접착부재 21 :기판33, 43: adhesive member 21: substrate
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 하면 중앙에 다수의 본딩패드가 형성된 반도체칩과, 상기한 반도체칩을 각각 하부에서 지지하고 있으며, 하프에칭에 의하여 하부로 다수의 돌출부가 어레이(array) 형태로 형성된 다수의 리드와, 상기한 반도체칩을 상기한 리드의 위에 접착시키는 다수의 접착부재와, 상기한 반도체칩의 본딩패드와 리드의 하면을 전기적으로 상호 연결시키는 다수의 와이어와, 상기한 반도체칩, 리드, 와이어 등을 외부 환경으로부터 보호하는 동시에, 상기 리드의 돌출부는 하부로 노출되고 또한 상기 리드의 가장자리는 측부로 노출되도록 몰딩하여 형성된 몰딩물을 포함하여 이루어진 것을 특징으로 한다.As a means for achieving the above object, the constitution of the present invention is to support a semiconductor chip having a plurality of bonding pads formed at the center of the lower surface and the semiconductor chip from below, and a plurality of protrusions to the bottom by half etching. A plurality of leads formed in an array form, a plurality of adhesive members for adhering the semiconductor chip onto the leads, and a plurality of wires electrically interconnecting the bonding pads of the semiconductor chip and the bottom surface of the leads And a molding formed to protect the semiconductor chip, the lead, the wire, and the like from an external environment, and the protrusion of the lead is exposed downward and the edge of the lead is exposed to the side. do.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
도 4는 이 발명의 제1 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.4 is a cross-sectional configuration diagram of a lead-on chip area array bumped semiconductor package according to a first exemplary embodiment of the present invention.
도 4에 도시되어 있듯이 이 발명의 제1 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 구성은, 하면의 중앙에 본딩패드가 형성되어 있는 반도체칩(31)과, 상기한 반도체칩(31)을 각각 지지하고 있으며 하프에칭에 의하여 형성된 돌출부(36)가 어레이 형태로 배열되어 패키지의 저면에 노출되어 있는 다수개의 리드(32)와, 상기한 반도체칩(31)이 상기한 리드(32)의 위에 고정되도록 접착시켜주기 위한 다수의 접착부재(33)와, 상기한 반도체칩(31)의 중앙 하면에 있는 본딩패드와 리드(32)를 전기적으로 상호 연결시켜주기 위한 와이어(34)와, 상기한 반도체칩(31)과 리드(32)와 와이어(34) 등을 보호하기 위한 몰딩물(35)로 이루어진다.As shown in FIG. 4, the structure of the lead-on chip area array bumped semiconductor package according to the first embodiment of the present invention includes a semiconductor chip 31 having a bonding pad formed at the center of a lower surface thereof, and the semiconductor chip 31 described above. ) And a plurality of leads 32 each having protrusions 36 formed by half etching arranged in an array form and exposed on the bottom surface of the package, and the leads 32 described above by the semiconductor chip 31. A plurality of adhesive members 33 for fixing to be fixed on the upper surface, wires 34 for electrically interconnecting the bonding pads and the leads 32 on the center lower surface of the semiconductor chip 31; The semiconductor chip 31 is formed of a molding 35 for protecting the lead 32, the wire 34, and the like.
상기한 반도체칩(31)에는 고집적된 전자회로가 내장되며, 외부와의 전기적인 접속을 위한 본딩 패드가 겉표면의 중앙부분에 형성되어 있는 구조로 이루어진다.The semiconductor chip 31 has a highly integrated electronic circuit, and has a structure in which a bonding pad for electrical connection with the outside is formed at the center of the outer surface.
상기한 리드(32)는 하프에칭에 의해서 형성된 돌출부(36)가 패키지의 밑면에 어레이 형태로 배열되어 노출되며, 이와같이 노출된 부분을 이용하여 패키지가 회로기판(도시되지 않음)에 표면실장되어진다. 상기한 돌출부(36)를 리드(32)를 절곡시켜서 형성하지 않고 하프에칭을 이용하여 형성하는 이유는, 리드(32)를 절곡시키는 경우보다 하프에칭시키는 편이 리드(53)의 치수를 보다 정밀하게 가공할 수 있을 뿐만 아니라 작업 생산성도 향상시킬 수 있기 때문이다. 이와 같이 하프에칭에 의해 형성된 돌출부(36)를 이용하여 패키지를 표면실장시키게 되면, BGA와 같이 고가의 인쇄회로 기판을 사용하지 않고서도 단순히 리드(32)와 와이어(34)만을 이용하여 반도체칩(31)과 인쇄회로기판을 전기적으로 연결시킬 수가 있으므로 상대적으로 매우 저렴한 패키지를 제작할 수 있는 효과를 갖는다.The lead 32 is exposed by protrusions 36 formed by half etching arranged in an array on the bottom of the package, and the package is surface-mounted on a circuit board (not shown) by using the exposed portion. . The reason why the protrusion 36 is formed by half etching rather than bending the lead 32 is that half etching is more precise than the case where the lead 32 is bent. Not only can it be processed, but also productivity can be improved. When the package is surface-mounted using the protrusion 36 formed by half etching, the semiconductor chip may be formed using only the lead 32 and the wire 34 without using an expensive printed circuit board such as BGA. 31) can be electrically connected to the printed circuit board has the effect of producing a relatively very inexpensive package.
상기한 리드(32)의 패키지 가장자리 부분은 몰딩물(46)의 외부로 노출이 되는데, 이 노출된 부분을 통하여 다른 패키지와 전기적으로 연결될 수 있을 뿐만 아니라, 반도체칩(31)으로부터 발생되어 리드(32)로 전달된 열이 대기중으로 복사되는 방열효과를 얻을 수가 있다.The package edge portion of the lead 32 is exposed to the outside of the molding 46, which may be electrically connected to another package through the exposed portion, and is generated from the semiconductor chip 31 to generate a lead ( A heat radiation effect can be obtained in which heat transferred to 32 is radiated to the atmosphere.
상기한 접착 부재(33)는, 접착제 또는 접착 테이프 등과 같이 반도체칩(31)과 리드(32)를 전기적으로 서로 절연시켜주면서 접착시키는 것이면 족하다.The adhesive member 33 may be such that the semiconductor chip 31 and the lead 32 are electrically insulated from each other and bonded together, such as an adhesive or an adhesive tape.
상기한 와이어(34)는 반도체칩(31)의 중앙 하면에 있는 본딩패드와, 상기한 반도체칩(31)을 지지하고 있는 리드(32)들을 전기적으로 접속시켜주기 위해서 와이어 본딩된다.The wire 34 is wire-bonded to electrically connect the bonding pads on the lower surface of the semiconductor chip 31 and the leads 32 supporting the semiconductor chip 31.
상기한 몰딩물(35)은 상기한 반도체칩(31)과 리드(32)와 와이어(34)를 몰딩시킴으로써 외부환경으로부터 보호하게 되는데, 이 경우에 상기한 반도체칩(31)의 상면은 덮지 않으면서, 패키지 가장자리의 리드(32)의 끝단부가 노출되도록 몰딩이 이루어진다. 이와 같이 반도체칩(31)의 상면이 몰딩물(35)로부터 노출되면, 반도체칩(31)으로부터 발생되는 열이 직접 대기중에서 냉각됨으로써 방열효과를 극대화시킬 수가 있다.The molding 35 is protected from the external environment by molding the semiconductor chip 31, the lead 32, and the wire 34. In this case, the upper surface of the semiconductor chip 31 is not covered. The molding is then performed so that the end of the lid 32 of the package edge is exposed. As such, when the upper surface of the semiconductor chip 31 is exposed from the molding 35, heat generated from the semiconductor chip 31 is directly cooled in the air, thereby maximizing a heat radiation effect.
도 5는 이 발명의 제2 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이고, 도 6은 이 발명의 제2 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 부분 절개 사시도이다.5 is a cross-sectional configuration diagram of a lead-on-chip area array bumped semiconductor package according to a second embodiment of the present invention, and FIG. 6 is a partially cutaway perspective view of the lead-on-chip area array bumped semiconductor package according to a second embodiment of the present invention. to be.
도 5 및 제 6에 도시되어 있듯이 이 발명의 제2 실시예에 따른 리드온칩 에어리어 어레이 범프드 반도체 패키지의 구성은, 하면의 중앙부분에 본딩패드가 형성되어 있는 반도체칩(46)의 위에, 상면의 가장자리에 본딩패드가 형성되어 있는 반도체칩(41)이 접착됨으로써 패키지안에 2개의 반도체칩(41, 46)이 내장된다는 점과, 몰딩물(45)이 상기한 반도체칩(41, 46)이 노출되지 않도록 덮고 있다는 점을 제외하면, 전반적으로 이 발명의 제1 실시예의 구성과 유사하므로 중복을 피하기 위하여 반도체칩(41, 46)과 리드(42)와 접착부재(43)와 와이어(44)와 몰딩물(45)에대한 개략설명은 생략하기로 한다.As shown in Figs. 5 and 6, the structure of the lead-on chip area array bumped semiconductor package according to the second embodiment of the present invention is the upper surface of the semiconductor chip 46, the bonding pad is formed in the central portion of the lower surface. By bonding the semiconductor chip 41 having the bonding pads formed at the edges of the semiconductor chip 41, the two semiconductor chips 41 and 46 are embedded in the package. Except that they are not exposed, they are generally similar to the configuration of the first embodiment of the present invention, so that the semiconductor chips 41 and 46, the lead 42, the adhesive member 43, and the wire 44 are avoided in order to avoid duplication. And a schematic description of the molding 45 will be omitted.
이와 같이, 이 발명의 제2 실시예에서, 중앙부분에 본딩패드가 형성되어 있는 반도체칩(46)의 위에, 가장자리에 본딩패드가 형성되어 있는 반도체칩(41)이 접착시킨 뒤에, 와이어(44)를 이용하여 상기한 반도체칩(41, 46)의 본딩패드와 리드(42)를 각각 전기적으로 연결시키게 되면, 하나의 패키지안에 2개의 반도체칩(41, 45)이 내장될 수 있음으로써 실장효율을 높일 수 있는 잇점이 있다. 또한, 이 발명의 제1 실시예와는 달리 반도체칩(41, 46)이 몰딩물(45)의 외부로 노출되지 않기 때문에 방열효과를 극대화시킬 수는 없지만, 패키지 가장자리 부분의 리드(42)가 몰딩물(45)의 외부로 노출되어 있기 때문에 이를 통하여 어느정도의 방열효과를 기대할 수 있으며, 상기한 노출부분을 통해 다른 패키지와 전기적으로 연결될 수도있기 때문에 패키지의 실장효율을 극대화시킬 수 있다.As described above, in the second embodiment of the present invention, after the semiconductor chip 41 having the bonding pad is formed on the edge of the semiconductor chip 46 having the bonding pad formed in the center portion thereof, the wire 44 When the bonding pads and the leads 42 of the semiconductor chips 41 and 46 are electrically connected to each other by using the above, two semiconductor chips 41 and 45 may be embedded in one package, thereby providing a high mounting efficiency. There is an advantage to increase. In addition, unlike the first embodiment of the present invention, since the semiconductor chips 41 and 46 are not exposed to the outside of the molding 45, the heat dissipation effect may not be maximized. Since it is exposed to the outside of the molding 45 can be expected a certain heat dissipation effect through this, it can be electrically connected to other packages through the exposed portion can maximize the mounting efficiency of the package.
이상에서와 같이 이 발명의 실시예에서, 하프에칭에 의하여 돌출된 형태를 갖는 리드의 돌출부가 패키지의 하면에 어레이 형태로 배열되도록 하고, 상기한 리드와 중앙에 본딩 패드가 형성되어 있는 반도체칩을 와이어를 이용하여 전기적으로 연결함과 동시에 패키지 가장자리의 리드의 일단부가 몰딩물의 외부로 노출되도록 함으로써 패키지를 저렴하게 제작할 수 있는 효과를 가진 리드온칩 에어리어 어레이 범프드 반도체 패키지를 제공할 수가 있다. 이 발명의 이러한 효과는 반도체 패키지 분야에서 이 발명의 요지를 벗어나지 않는 범위내에서 당업자에 의해 변형되어 이용될 수가 있다.As described above, in the embodiment of the present invention, the protrusions of the leads having the form protruding by the half etching are arranged in an array form on the lower surface of the package, and the semiconductor chip having the bonding pads formed in the center with the leads The lead-on chip area array bumped semiconductor package can be provided with the effect of making the package inexpensive by electrically connecting the wire and exposing one end of the lead at the edge of the package to the outside of the molding. Such effects of the present invention can be modified and used by those skilled in the art within the scope of the present invention in the semiconductor package field.
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