KR100363482B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 저장전극 마스크를 이용하여 제1도전체를 패터닝하고 그 상부에 희생절연막을 형성한 다음, 그 상부에 하드마스크를 형성하고 상기 제1도전체 상측을 노출시킬 수 있는 마스크를 이용하여 상기 하드마스크를 패터닝한 다음, 패터닝된 하드마스크를 이용한 식각공정으로 상기 희생절연막을 식각하여 상기 제1도전체를 노출시키고 상기 제 1 도전체에 접속되는 제2도전체로 실린더형 측벽를 형성함으로써 실린더형 저장전극을 용이하게 형성하여 브릿지 ( bridge ) 등의 현상없이 반도체소자의 고집적화에 따른 용이하게 실시할 수 있도록 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 이너 ( inner ) 실린더형 저장전극을 형성하는 경우 사용되는 산화막의 높은 두께로 인하여 유발되는 DICD ( define inspection critical dimension ) 와 FICD ( finalinspection critical dimension ) 를 최소화함으로써 캐패시터 간의 최소거리를 유지할 수 있도록 하는 기술에 관한 것이다.

반도체소자의 집적도가 높아짐에 따라 캐패시터의 크기가 점차로 줄어들고 있다. 반도체소자의 동작을 하기 위해서는 일정향의 캐패시턴스를 확보하여야 한다.

셀의 캐패시턴스는 캐패시터의 면적에 비례하게 된다. 반도체소자의 집적도가 높아짐에 따라 캐패시터의 크기가 점차로 줄어들고 있다. 반도체소자의 집적도가 높아짐에 따라 작아진 캐패시터의 크기에서 필요한 캐패시턴스를 얻기 위하여 캐패시터의 높이를 올려서 캐패시터의 면적을 확보하게 된다.

0.18 ㎛ 의 디자인룰을 가지는 1세대 1기가 비트의 디램소자에서 캐패시터가 4000 ∼ 5000 Å 정도의 높이를 필요로 할때 0.15 ㎛ 의 디자인룰을 가지는 고집적 소자에서의 캐패시터는 8000 ∼ 10000 Å 정도의 높이를 필요로 하게 되어 이너 실린더형 캐패시터를 형성하기 위한 산화막을 두껍게 형성하여야 한다.

그러나, 산화막의 두께를 두껍게 할수록 DICD 와 FICD 간에 CD 차이가 발생하고 캐패시터 산화막 식각후 산화막 프로파일이 나빠지게 된다.

그리하여, 포토공정에서 작은 크기의 저장전극 마스크 패턴을 형성한다고 하여도 식각공정에서 캐패시터 산화막의 상부가 라운딩되거나 슬로프가 발생되어 캐패시터간에 필요한 스페이스를 확보하지 못하게 되어 브릿지를 유발하게 되는 문제점을 갖게 된다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(20) 상에 소자분리 산화막(도시않됨)과 게이트산화막(도시않됨)을 형성하고, 게이트전극(도시않됨)과 소오스/드레인전극(도시않됨)으로 구성되는 모스 전계효과 트랜지스터와 비트라인(도시않됨)를 형성한다.

다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되는 부분을 노출시키는 제1전하저장전극 콘택홀이 구비되는 층간절연막(21)을 형성한다.

그 다음, 상기 제1전하저장전극 콘택홀의 측벽에 절연막 스페이서(22)를 형성하고, 상기 제1전하저장전극 콘택홀을 매립하는 제1도전층(23)을 전체표면에 형성한다. 상기 절연막 스페이서(22)는 산화막이나 질화막을 사용하여 형성한다.(도 1a참조)

다음, 상기 제1도전층(23)을 저장전극용 감광막패턴(24)을 식각마스크로 사용하여 식각한다. (도 1b참조)

그 다음, 상기 저장전극용 감광막패턴(24)를 제거하고, 전체표면 상부에 희생산화막(25)을 형성한다. 상기 희생산화막(25)은 습식식각선택비가 높은 산화막 또는 질화막 계열의 물질을 사용한다.

다음, 상기 희생산화막(25) 상부에 상기 저장전극용 감광막패턴(24)보다 좁은 부분을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 희생산화막(25)을 식각하여 제2전하저장전극 콘택홀을 형성하고, 상기 감광막 패턴을 제거한다.

이때, 상기 희생산화막(25) 상측이 라운딩되고 슬로프 ( slope ) 가 유발된다. (도 1c참조)

그 다음, 전체표면 상부에 제2도전층(27)을 형성한다.

그리고, 후속공정으로 점선과 같은 높이로 평탄화식각공정을 실시할때 ⓐ 부분에서 이웃하는 캐패시터 영역의 제2도전체(27)가 접속되어 브릿지가 유발되는 문제점이 있다.

그리고, 반도체소자가 고집적화될수록 캐패시터와 캐패시터 간의 간격이 좁아져 브릿지 현상이 더욱 빈발할 수 있으며 캐패시터와 캐패시터 간의 희생산화막(25)이 무너질 수도 있다. (도 1d참조)

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 이너 실린더형 저장전극을 형성하는 경우 반도체소자의 고집적화에 따라 캐패시턴스를 증가시키기 위하여 높은 희생산화막을 형성하게 되는데 이때 희생산화막의 패터닝공정시 패턴의 상측과 하측의 DICD 와 FICD 의 차이가 유발되어 이웃하는 캐패시터용 도전체와 브릿지가 유발되거나 캐패시터 간에 형성된 희생산화막이 무너지게 되어 반도체소자의 고집적화를 어렵게 하는 문제점이 있었다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 이너 실린더형 저장전극 형성공정시 희생절연막 상부에 비정질 실리콘이나 비정질 실리콘산화질화막 또는 이들의 적층구조로 하드마스크를 형성하고 그 상부의 감광막을 얇게 형성함으로써 식각공정을 용이하게 실시할 수 있도록 하여 반도체소자의 고집적화를 용이하게 실시할 수 있도록 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

20, 30 : 반도체기판 21, 31 : 층간절연막

22, 32 : 절연막 스페이서 23, 33 : 제1도전층

25, 35: 희생산화막 24 : 저장전극용 감광막패턴

27, 37 : 제2도전층 40 : 하드마스크

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,반도체소자의 캐패시터 형성방법에 있어서,하부구조물이 형성된 반도체기판 상부에 접속되는 제1도전층을 저장전극마스크를 이용하여 패터닝하는 공정과,상기 제1도전층을 포함한 전체표면상부에 희생절연막을 형성하는 공정과,상기 희생절연막 상부에 실리콘이 함유된 박막으로 패터닝된 하드마스크를 형성하되, 상기 저장전극 마스크보다 작은 크기의 다른 저장전극 마스크를 이용하여 형성하는 공정과,상기 패터닝된 하드마스크를 이용하여 상기 희생절연막을 식각함으로써 상기 제1도전층을 노출시키는 공정과,상기 제1도전층에 접속되는 제2도전층으로 실린더형 저장전극을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(30) 상에 소자분리 산화막(도시않됨)과 게이트산화막(도시않됨)을 형성하고, 게이트전극(도시않됨)과 소오스/드레인전극(도시않됨)으로 구성되는 모스 전계효과 트랜지스터와 비트라인(도시않됨)을 형성한다.

다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되는 부분을 노출시키는 제1전하저장전극 콘택홀이 구비되는 층간절연막(31)을 형성한다.

그 다음, 상기 제1전하저장전극 콘택홀의 측벽에 절연막 스페이서(32)를 형성하고, 상기 제1전하저장전극 콘택홀을 매립하는 제1도전층(33)을 전체표면에 형성한다. 상기 절연막 스페이서(32)는 산화막이나 질화막을 사용하여 형성한다.

그 다음, 상기 제1도전층(33)을 저장전극용 감광막패턴(도시안됨)를 식각마스크로 사용하여 식각한 후, 상기 감광막 패턴을 제거한다. (도 2a참조)

그 다음, 전체표면 상부에 희생산화막(35)을 형성한다. 상기 희생산화막(35)은 습식식각선택비가 높은 산화막 또는 질화막 계열의 물질을 사용한다.

다음, 상기 희생산화막(35) 상부에 하드마스크(40)를 형성한다. 이때, 상기 하드마스크(40)는 비정질실리콘이나 다결정실리콘으로 형성하거나, 비정질 실리콘 또는 다결정실리콘 상부에 비정질 실리콘산화질화막을 얇게 형성함으로써 반사방지막의 기능을 갖도록 형성한다.

여기서, 상기 비정질실리콘, 다결정실리콘 및 비정질 실리콘산화질화막은 각각 100 ∼ 1000 Å 두께로 형성한다.

그 다음, 상기 하드마스크(40) 상부에 상기 저장전극용 감광막패턴보다 좁게 형성된 다른 감광막패턴(도시안됨)을 형성하고 이를 이용한 식각공정으로 상기 희생산화막(35)을 식각하여 제2전하저장전극 콘택홀을 형성한다.

이때, 상기 식각공정은 상기 하드마스크(40)를 식각하고 상기 다른 감광막패턴을 제거한 다음, 상기 하드마스크(40)를 마스크로 하여 상기 희생산화막(35)을 식각함으로써 상기 희생산화막(35) 상측에 라운딩이나 슬로프가 유발되지않도록 상기 희생산화막(35)을 패터닝할 수 있다. (도 2b참조)

그리고, 상기 제1도전층(33)에 접속되는 제2도전층(37)을 전체표면상부에 형성하고 후속공정으로 이를 식각하여 상기 제1도전층(33)과 제2도전층(37)의 적층구조로 형성된 이너 ( inner ) 실린더형 저장전극을 형성한다. (도 2c참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 이너 실린더형 저장전극을 형성할 때 희생산화막의 상측에 비정질실리콘이나 다결정실리콘 또는 이들의 상측에 비정질 실리콘산화질화막이 형성된 적층구조를 하드마스크로 형성하고 희생산화막의 식각공정시 하드마스크를 이용하여 실시함으로써 희생산화막의 라운딩이라 슬로프 유발을 방지할 수 있는 효과를 제공하여 이웃하는 캐패시터와 캐패시터의 간격을 확보할 수 있도록 하여 반도체소자의 고집적화를 가능하게 한다.

Claims (5)

1. 반도체소자의 캐패시터 형성방법에 있어서,

   하부구조물이 형성된 반도체기판 상부에 접속되는 제1도전층을 저장전극마스크를 이용하여 패터닝하는 공정과,

   상기 제1도전층을 포함한 전체표면상부에 희생절연막을 형성하는 공정과,

   상기 희생절연막 상부에 실리콘이 함유된 박막으로 패터닝된 하드마스크를 형성하되, 상기 저장전극 마스크보다 작은 크기의 다른 저장전극 마스크를 이용하여 형성하는 공정과,

   상기 패터닝된 하드마스크를 이용하여 상기 희생절연막을 식각함으로써 상기 제1도전층을 노출시키는 공정과,

   상기 제1도전층에 접속되는 제2도전층으로 실린더형 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 하드마스크는 비정질 실리콘이나 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 2 항에 있어서,

   상기 비정질 실리콘이나 다결정실리콘은 100 ∼ 1000 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 하드마스크는 비정질 실리콘이나 다결정실리콘 상부에 비정질 실리콘산화질화막을 적층한 구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 4 항에 있어서,

   상기 비정질 실리콘산화질화막은 100 ∼ 1000 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.