KR100366828B1 - Dram having cob structure and its fabrication method - Google Patents
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Abstract
본 발명에 따른 COB 구조를 갖는 DRAM 은, 확산층이 형성된 반도체 기판, 상기 반도체 기판 위에 형성된 워드선, 상기 워드선 위에 형성된 층간 절연막, 상기 층간 절연막에 형성되고 상기 확산층에 접속되어 있는 커패시터 콘택트, 상기 층간 절연막 위에 형성된 비트선, 상기 비트선의 측면에 형성된 측벽 절연막, 상기 비트선 바로 윗 부분에 선택적으로 형성된 절연막의 측면을 이용하여 커패시터 콘택트와 접촉하도록 형성된 스택 전극, 상기 스택 전극의 표면 위에 형성된 커패시턴스 절연막 및 상기 커패시턴스 절연막 위에 형성된 플레이트 전극을 구비한다.A DRAM having a COB structure according to the present invention includes a semiconductor substrate having a diffusion layer, a word line formed on the semiconductor substrate, an interlayer insulating film formed on the word line, a capacitor contact formed on the interlayer insulating film and connected to the diffusion layer, and the interlayer. A bit electrode formed on the insulating film, a sidewall insulating film formed on the side of the bit line, a stack electrode formed to be in contact with the capacitor contact using a side surface of the insulating film selectively formed on the bit line, a capacitance insulating film formed on the surface of the stack electrode, and And a plate electrode formed on the capacitance insulating film.
Description
본 발명은 COB (capacitor over bit line)구조를 갖는 DRAM (dynamic random access memory) 및 이의 제조방법에 관한 것이다.The present invention relates to a dynamic random access memory (DRAM) having a capacitor over bit line (COB) structure and a method of manufacturing the same.
반도체 집적회로에 있어서 집적도를 증가시키기 위해 매년 소형화가 진행되어 왔다. 특히, 반도체 기억 정보 저장용 커패시턴스 소자가 메모리 셀 선택용 MISFET 위에 있는 스택 커패시터 구조를 갖는 DRAM 중에서, 커패시턴스 소자가 비트선 위에 배치된 비트선 상 커패시터 (COB) 구조를 갖는 DRAM 이 있다. COB 구조를 갖는 DRAM 은 저장 전극의 매트릭스의 계단형 차이가 평탄화되고, 비트선이 커패시턴스 소자에 의해 보호받기 때문에 높은 신호 대 잡음비 (S/N 비) 를 제공하는 장점이 있어서, 주목을 끌고 있다 (일본 특개평 9-64303, 9-97902, 10-93034, 10-256505).Miniaturization has been progressed every year to increase the degree of integration in semiconductor integrated circuits. In particular, among DRAMs having a stack capacitor structure in which semiconductor element storage capacitance elements are on a memory cell selection MISFET, there is a DRAM having a bit line on-capacitor (COB) structure in which the capacitance element is disposed on the bit line. DRAMs having a COB structure are attracting attention because they have the advantage of providing a high signal-to-noise ratio (S / N ratio) because the stepped difference in the matrix of the storage electrodes is flattened and the bit lines are protected by the capacitance elements ( Japanese Patent Laid-Open Nos. 9-64303, 9-97902, 10-93034, 10-256505).
도 10 의 (a) 및 (b) 는 종래 DRAM 에 있어서 스택 전극 (저장 전극) 을 형성한 후 소자 구조의 일례를 나타내는 단면도이다. 도 10 의 (a) 및 (b) 는 서로 직각인 두개의 라인을 따라 자른 단면도이다 (도 9 의 Ⅰ-Ⅰ라인 및 Ⅱ-Ⅱ라인 을 참조).10A and 10B are cross-sectional views showing an example of an element structure after forming a stack electrode (storage electrode) in a conventional DRAM. 10A and 10B are cross-sectional views taken along two lines perpendicular to each other (see lines I-I and II-II of FIG. 9).
이런 종류의 DRAM 에 따르면, 스택 전극의 표면적을 확장하는 것은 커패시터의 커패시턴스를 증가시키기 위한 중요 인자들 중 하나를 구성한다. 그러한 목적을 달성하기 위해서, 보통, COB 구조를 갖는 DRAM 에 따라, 하나의 방법이 채택되어 왔는데, 이 방법에서는 비트선 위에 층간 절연막 (10) 을 형성한 후, 커패시터 콘택트 (6) 가 층간 절연막 (10) 내에 개구되고 스택을 형성하기 위한 도전층 (12) 이 층간 절연막 (10) 위에 형성되고, 상기 스택 전극의 표면적을 증가시키기 위해 스택 전극의 높이가 증가되거나 그 표면이 조면처리된다.According to this kind of DRAM, expanding the surface area of the stack electrode constitutes one of the important factors for increasing the capacitance of the capacitor. In order to achieve such an object, one method has usually been adopted in accordance with a DRAM having a COB structure, in which a capacitor contact 6 is formed after an interlayer insulating film 10 is formed on a bit line. A conductive layer 12 opening in 10) and forming a stack is formed over the interlayer insulating film 10, and the height of the stack electrode is increased or the surface thereof is roughened to increase the surface area of the stack electrode.
그러나, 이 방법에 따르면, 스택 전극의 높이는 메모리 셀 부분 및 주위의 회로 부분 사이의 계단형 차이에 영향을 미친다. 따라서, 스택 전극이 높으면 높을 수록 메모리 셀과 주위의 회로 부분 사이의 계단형 차이는 더욱 더 커지거나 나중 단계에서 형성되는 주위의 회로 부분에서의 콘택트의 종횡비가 증가하는 단점이 발생한다. 또한, 스택 전극이 절연막 (10) 위에 형성되는 구조의 관점에서, 커패시터 콘택트를 구성하기 위한 개구부가 절연막 (10) 내에 제공될 필요가 있고 따라서, 커패시터를 형성하기 위해서, 커패시터 콘택트를 형성하는 단계, 스택을 형성하는 단계 및 플레이트 전극을 형성하는 단계의 적어도 3 번의 포토리소그래피단계를 필요로 한다.According to this method, however, the height of the stack electrode affects the stepped difference between the memory cell portion and the surrounding circuit portion. Thus, the higher the stack electrode, the greater the stepped difference between the memory cell and the surrounding circuit portion, or the greater the aspect ratio of the contact in the surrounding circuit portion formed at a later stage. Also, in view of the structure in which the stack electrode is formed over the insulating film 10, an opening for constituting the capacitor contact needs to be provided in the insulating film 10, and thus, in order to form the capacitor, forming the capacitor contact, At least three photolithography steps are required, forming a stack and forming a plate electrode.
본 발명의 목적은 주위의 회로 부분에 관하여 계단형 차이를 증가시키지 않고 커패시터 커패시턴스를 증가시킬 수 있고, 커패시터의 형성을 위해 필요한 포토리소그래피 단계를 줄일 수 있는, COB 구조를 갖는 DRAM 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a DRAM having a COB structure and a method of manufacturing the same, which can increase the capacitor capacitance without increasing the stepped difference with respect to the surrounding circuit portion and can reduce the photolithography step required for the formation of the capacitor. To provide.
도 1 의 (a) 및 (b) 는 본 발명의 제 1 실시예에 따른 DRAM 제조방법의 일 단계를 나타내는 단면도.1A and 1B are cross-sectional views showing one step of a DRAM manufacturing method according to the first embodiment of the present invention.
도 2 의 (a) 및 (b) 는 도 1 의 다음의 단계를 나타내는 단면도.2 (a) and 2 (b) are cross-sectional views showing the next step of FIG.
도 3 의 (a) 및 (b) 는 도 2 의 다음의 단계를 나타내는 단면도.3 (a) and 3 (b) are cross-sectional views showing the next step in FIG.
도 4 의 (a) 및 (b) 는 도 3 의 다음의 단계를 나타내는 단면도.4 (a) and 4 (b) are cross-sectional views showing the next step of FIG.
도 5 의 (a) 및 (b) 는 도 4 의 다음의 단계를 나타내는 단면도.5 (a) and 5 (b) are cross-sectional views showing the next step of FIG.
도 6 의 (a) 및 (b) 는 도 5 의 다음의 단계를 나타내는 단면도.6 (a) and 6 (b) are cross-sectional views showing the next step in FIG.
도 7 의 (a) 및 (b) 는 본 발명의 제 2 실시예에 따른 DRAM 을 나타내는 단면도.7A and 7B are cross sectional views showing a DRAM according to a second embodiment of the present invention;
도 8 의 (a) 및 (b) 는 본 발명의 제 3 실시예에 따른 DRAM 을 나타내는 단면도.8A and 8B are cross-sectional views of a DRAM according to a third embodiment of the present invention.
도 9 는 본 발명의 제 1 실시예에 따른 DRAM 의 각 층의 배치를 나타내는 평면도.9 is a plan view showing the arrangement of each layer of a DRAM according to the first embodiment of the present invention;
도 10 의 (a) 및 (b) 는 종래 DRAM 을 나타내는 단면도.10A and 10B are sectional views showing a conventional DRAM.
※도면 주요 부분에 대한 부호의 설명※※ Explanation of symbols for main parts of drawing ※
1 : 소자 분리용 산화막 2 : 워드선1: oxide film for device isolation 2: word line
3 : 확산층 4 : 절연막3: diffusion layer 4: insulating film
5 : 층간 절연막 6 : 커패시터 콘택트5: interlayer insulating film 6: capacitor contact
7 : 도전층 7a : 비트선7: conductive layer 7a: bit line
8 : 절연막 9 : 측벽 절연막8 insulating film 9 side wall insulating film
10 : 산화막 11 : 스택 그루브10 oxide film 11: stack groove
12 : 도전층 15 : 스택 전극12 conductive layer 15 stack electrode
본 발명의 일 태양에 따르면, 확산층이 형성된 반도체 기판, 상기 반도체 기판 위에 형성된 워드선, 상기 워드선 위에 형성된 층간 절연막, 상기 층간 절연막에 형성되어 상기 확산층에 접속된 커패시터 콘택트, 상기 층간 절연막 위에 형성된 비트선, 상기 비트선의 측면에 형성된 측벽 절연막, 상기 비트선 바로 위의 영역에 선택적으로 형성된 절연막의 측면을 이용하여 커패시터 콘택트와 접촉하게 되도록 형성되는 스택 전극, 상기 스택 전극의 표면 위에 형성된 커패시턴스 절연막 및 상기 커패시턴스 절연막 위에 형성된 플레이트 전극을 구비하는 COB 구조를 갖는 DRAM 이 제공된다.According to an aspect of the present invention, a semiconductor substrate having a diffusion layer, a word line formed on the semiconductor substrate, an interlayer insulating film formed on the word line, a capacitor contact formed on the interlayer insulating film and connected to the diffusion layer, and a bit formed on the interlayer insulating film A line, a sidewall insulating film formed on the side of the bit line, a stack electrode formed to be in contact with the capacitor contact using a side surface of the insulating film selectively formed in the region immediately above the bit line, a capacitance insulating film formed on the surface of the stack electrode, and the A DRAM having a COB structure having a plate electrode formed over a capacitance insulating film is provided.
상기 COB 구조를 갖는 DRAM 에서는, 상기 측벽 절연막이 질화막으로 된것이 바람직하다. 또한, 상기 스택 전극은 층간 절연막을 관통하여 반도체 기판에 도달하도록 형성될 수 있고, 커패시터 콘택트의 윗면은 비트선보다 더 높은 위치에 배치되도록 구성될 수 있다.In the DRAM having the COB structure, the sidewall insulating film is preferably a nitride film. In addition, the stack electrode may be formed to penetrate the interlayer insulating film to reach the semiconductor substrate, and the upper surface of the capacitor contact may be configured to be disposed at a position higher than the bit line.
본 발명의 또다른 태양에 따르면, 확산층이 형성된 반도체 기판 위에 워드선을 형성하여 그후 층간 절연막을 형성하는 단계, 상기 층간 절연막 내에 커패시터콘택트 홀(capacitor contact hole) 및 비트 콘택트 홀을 동시에 형성하는 단계, 상기 커패시터 콘택트 홀 및 비트 콘택트 홀을 포매(包埋)하도록 도전층을 그 홀들의 전면 위에 형성하는 단계, 비트선을 형성하는 단계 및 상기 층간 절연막 위의 도전층을 패터닝함으로써 커패시터 콘택트와 비트 콘택트를 형성하는 단계, 상기 비트선의 측면에 측벽 절연막을 형성하는 단계, 그 전면 위에 절연막을 형성하는 단계, 상기 비트선의 바로 위의 상기 절연막 부분 위에 레지스트 막을 형성하고 상기 레지스트 막을 마스킹하고 상기 측벽 절연막을 에칭 스토퍼로 하여 상기 절연막을 에칭함으로써 스택 그루브(stack groove)를 형성하는 단계, 상기 스택 그루브 내에 도전층을 형성함으로써 상기 커패시터 콘택트에 접촉하는 스택 전극을 형성하는 단계, 상기 스택 전극의 표면 위에 커패시턴스 절연막을 형성하는 단계 및 상기 커패시턴스 절연막의 표면 위에 플레이트 전극을 형성하는 단계를 구비하는 COB 구조를 갖는 DRAM 제조방법이 제공된다.According to another aspect of the present invention, forming a word line on a semiconductor substrate having a diffusion layer, and then forming an interlayer insulating film, simultaneously forming a capacitor contact hole and a bit contact hole in the interlayer insulating film, Forming a conductive layer over the entire surface of the holes to embed the capacitor contact hole and the bit contact hole, forming a bit line, and patterning the conductive layer over the interlayer insulating film to form the capacitor contact and the bit contact. Forming a sidewall insulating film on a side surface of the bit line; forming an insulating film on the front surface thereof; forming a resist film on the insulating film portion immediately above the bit line, masking the resist film, and etching the sidewall insulating film. By etching the insulating film to form a stack groove (st forming an ack groove, forming a stack electrode in contact with the capacitor contact by forming a conductive layer in the stack groove, forming a capacitance insulating film on the surface of the stack electrode, and a plate on the surface of the capacitance insulating film. There is provided a DRAM manufacturing method having a COB structure comprising the step of forming an electrode.
COB 구조를 갖는 상기 DRAM 의 제조방법에 따르면, 상기 스택 그루브를 형성하는 단계는 커패시터 콘택트가 노출된 후에 중지되거나, 또는 상기 스택 그루브를 형성하는 단계는 상기 절연막에 더하여 상기 층간 절연막도 에칭하도록 구성될 수 있고, 상기 스택 전극을 형성하는 단계는 층간 절연막 내에 형성된 홀을 도전층으로 포매함으로써 반도체 기판에 도달하는 스택 전극을 형성하는 것으로 구성될 수 있다.According to the method of manufacturing the DRAM having the COB structure, the forming of the stack groove may be stopped after the capacitor contact is exposed, or the forming of the stack groove may be configured to etch the interlayer insulating film in addition to the insulating film. The forming of the stack electrode may include forming a stack electrode reaching the semiconductor substrate by embedding a hole formed in the interlayer insulating layer with a conductive layer.
본 발명의 또다른 태양에 따르면, 확산층이 형성된 반도체 기판 위에 워드선을 형성하여 그 후에 층간 절연막을 형성하는 단계, 상기 층간 절연막 내에 비트콘택트 홀을 형성하는 단계, 상기 비트 콘택트 홀을 포매하도록 그 전면 위에 도전층을 형성하는 단계, 상기 층간 절연막 위에 상기 도전층을 패터닝하여 비트 콘택트와 비트선을 형성하는 단계, 비트선의 측면에 측벽 절연막을 형성하는 단계, 그 전면 위에 절연막을 형성하는 단계, 상기 절연막과 층간 절연막을 선택적으로 제거함으로써 커패시터 콘택트 홀을 제거하는 단계, 커패시터 콘택트 홀을 포매하도록 그 전면 위에 도전층을 형성함으로써 커패시터 콘택트를 형성하는 단계, 상기 비트선 바로 위의 절연막 부분 위에 레지스트 막을 형성하고 상기 레지스트 막을 마스크로 하며 측벽 절연막을 에칭 스토퍼로 하여 상기 절연막을 에칭함으로써 스택 그루브를 형성하는 단계, 상기 스택 그루브 내에 도전층을 형성함으로써 커패시터 콘택트에 접촉되는 스택 전극을 형성하는 단계, 상기 스택 전극의 표면 위에 커패시턴스 절연막을 형성하는 단계 및 상기 커패시턴스 절연막의 표면 위에 플레이트 전극을 형성하는 단계를 구비하는 COB 구조를 갖는 DRAM 의 제조방법이 제공된다.According to another aspect of the invention, forming a word line on a semiconductor substrate having a diffusion layer and thereafter forming an interlayer insulating film, forming a bit contact hole in the interlayer insulating film, the front surface to embed the bit contact hole Forming a conductive layer thereon, patterning the conductive layer over the interlayer insulating film to form bit contacts and bit lines, forming a sidewall insulating film on the side of the bit line, forming an insulating film on the entire surface of the insulating film Removing the capacitor contact holes by selectively removing the interlayer insulating film and forming a conductive contact over the front surface to embed the capacitor contact holes, forming a capacitor contact, forming a resist film over the insulating film portion directly above the bit line, Sidewall insulation with the resist film as a mask Forming a stack groove by etching the insulating film using the etching stopper, forming a stack electrode in contact with the capacitor contact by forming a conductive layer in the stack groove, and forming a capacitance insulating film on the surface of the stack electrode. And forming a plate electrode on the surface of the capacitance insulating film.
상기 COB 구조를 갖는 DRAM 의 상기 제조방법에서는 상기 측벽 절연막은 질화막으로 되는 것이 바람직하다.In the method for manufacturing a DRAM having the COB structure, the sidewall insulating film is preferably a nitride film.
본 발명의 상기한 목적, 특징 및 장점 그리고 그 이외의 사항들은 첨부된 도면과 함께 이후의 본 발명에 관한 자세한 설명을 참조함으로써 더욱 분명해 질 것이다.The above objects, features, advantages, and other aspects of the present invention will become more apparent by reference to the following detailed description of the invention in conjunction with the accompanying drawings.
첨부된 도면을 참조하여 본 발명에 따른 실시예들에 대해 구체적으로 설명하겠다. 도 1 의 (a) 및 (b) 내지 도 6 의 (a) 및 (b) 는 본 발명의 실시예에 따른 COB 구조를 갖는 DRAM 제조방법을 그 공정 단계 순서로 나타내는 단면도이고 도6 의 (a) 및 (b) 는 스택 형성 후의 단계를 나타내는 단면도이다. 또한, 도 9 는 그 평면도이다. 도 1 의 (a) 및 (b) 내지 도 6 의 (a) 및 (b) 는 도 9 의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 자른 단면도이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 (a) and (b) to 6 (a) and (b) are cross-sectional views showing a DRAM manufacturing method having a COB structure according to an embodiment of the present invention in the order of process steps thereof, and FIG. And (b) are sectional drawing which shows the step after stack formation. 9 is a plan view thereof. 1A and 1B to 6A and 6B are cross-sectional views taken along the lines II and II of FIG. 9.
우선, 도 1 의 (a) 및 (b) 에 의해 도시된 바와 같이, LOCOS 공정에 의해 실리콘 기판 (20) 위에 소자 분리 산화막 (1) 을 선택적으로 형성한 후에, 절연 박막이 형성되고 워드선 (2) 이 통상의 방법에 의해 절연막 위에 형성된다. 또한, 워드선 (2) 을 마스크로 하여 이온 주입을 함으로써 확산층 (3) 이 상기 기판의 표면 위에 형성된다. 그 후에, 워드선 (2) 을 포함한 전체 기판을 피복하도록 질화막등의 절연막 (4) 을 성장시키고 그 후에, 층간 절연막 (5) 이 BPSG 등으로 그 전체면 위에 층간 절연막 (5) 이 형성된다.First, as shown by (a) and (b) of FIG. 1, after the element isolation oxide film 1 is selectively formed on the silicon substrate 20 by the LOCOS process, an insulating thin film is formed and a word line ( 2) It is formed on an insulating film by this conventional method. Further, the diffusion layer 3 is formed on the surface of the substrate by ion implantation using the word line 2 as a mask. Thereafter, an insulating film 4 such as a nitride film is grown so as to cover the entire substrate including the word line 2, and then the interlayer insulating film 5 is formed on the entire surface of the interlayer insulating film 5 by BPSG or the like.
그 후에, 도 2 의 (a) 및 (b) 에 도시된 바와 같이, 층간 절연막 (5) 내에 비트 콘택트 (14; 도 2 에는 예시되어 있지 않고 도 9 를 참조) 및 커패시터 콘택트 (6) 의 형성 예정 영역에 홀(hole)들을 동시에 개구한 후, 그 홀들을 포매하도록 도전층 (7) 을 성장시켜서 그에 의해 비트 콘택트 (14) 및 커패시터 콘택트 (6) 를 형성한다. 또한, 질화막등의 절연막 (8) 을 상기 도전층 (7) 위에 성장시킨다.Thereafter, as shown in FIGS. 2A and 2B, the formation of the bit contact 14 (not illustrated in FIG. 2 but referring to FIG. 9) and the capacitor contact 6 in the interlayer insulating film 5. After opening the holes simultaneously in the predetermined area, the conductive layer 7 is grown to embed the holes, thereby forming the bit contact 14 and the capacitor contact 6. Further, an insulating film 8 such as a nitride film is grown on the conductive layer 7.
그 후에, 도 3 의 (a) 및 (b) 에 도시된 바와 같이, 비트선 패턴의 레지스트 막이 상기 도전층 (7) 위에 형성되고, 상기 레지스트 막을 마스크로 하여 도전층 (7) 및 절연막 (8) 을 에칭함으로써 도전층 (7) 을 패터닝하여 비트선 (7a) 이 형성된다. 이 경우에, 각 에칭 조건은 도전층 (7) 이 커패시터 콘택트 (6) 내에남아 있도록 조절된다. 그 후에, 측벽 (9) 이 비트선 (7a) 의 측면에 질화막등의 절연막으로 형성된다. 그에 의하여, 비트선 (7a) 의 주변은 질화막등의 상기 측벽 (9) 과 절연막 (8) 에 의해서 보호된다.Thereafter, as shown in Figs. 3A and 3B, a resist film having a bit line pattern is formed on the conductive layer 7, and the conductive layer 7 and the insulating film 8 are used as the mask as the mask. ), The conductive layer 7 is patterned to form a bit line 7a. In this case, each etching condition is adjusted so that the conductive layer 7 remains in the capacitor contact 6. Thereafter, the sidewall 9 is formed of an insulating film such as a nitride film on the side of the bit line 7a. Thereby, the periphery of the bit line 7a is protected by the said side wall 9 and the insulating film 8, such as a nitride film.
그 후에, 도 4 의 (a) 및 (b) 에 도시된 바와 같이, BPSG 등의 산화막 (10) 이 그 전면 위에 두껍게 형성된다.Thereafter, as shown in Figs. 4A and 4B, an oxide film 10 such as BPSG is formed thick on the entire surface thereof.
다음으로, 도 5 의 (a) 및 (b) 에 도시된 바와 같이, 산화막 (10) 위에서 비트선 (7a) 바로 위 및 워드선 (2) 사이 바로 위에 레지스트 막이 형성되고, 그 레지스트 막을 마스크로 하여 산화막 (10) 과 층간 절연막 (5) 이 에칭된다. 상기 에칭 단계에 따라, 절연막 (4, 8, 9) 을 에칭 스토퍼로 하여 절연막 (4) 의 표면이 노출되도록 상기 산화막 (10) 및 층간 절연막 (5) 이 에칭되어 그에 의해 스택 그루브 (11) 를 자기 정합적(自己 整合的)으로 형성한다.Next, as shown in Figs. 5A and 5B, a resist film is formed on the oxide film 10 directly above the bit line 7a and directly between the word lines 2, and the resist film is used as a mask. The oxide film 10 and the interlayer insulating film 5 are etched. According to the etching step, the oxide film 10 and the interlayer insulating film 5 are etched so that the surface of the insulating film 4 is exposed by using the insulating films 4, 8, 9 as etching stoppers, thereby stacking the stack groove 11. It forms itself in a self-aligned manner.
그 후에, 도 6 의 (a) 및 (b) 에 도시된 바와 같이, 폴리실리콘등의 도전층 (12) 을 그 전면에 성장시키고, 산화막 (10) 위의 도전층 (12) 을 선택적으로 제거하여 그에 의해 스택 전극 (15) 을 형성한다.Thereafter, as shown in Figs. 6A and 6B, a conductive layer 12 such as polysilicon is grown on its entire surface, and the conductive layer 12 on the oxide film 10 is selectively removed. As a result, the stack electrode 15 is formed.
그 후에, 예를 들어, 산화막 (10) 을 제거한 후, 커패시터 절연막 및 플레이트 전극 (양자 모두 도시되어 있지 않음) 이 상기 스택 전극 (15) 의 표면 위에 순차로 형성되어 커패시터를 형성하게 된다.Thereafter, for example, after removing the oxide film 10, a capacitor insulating film and a plate electrode (both not shown) are sequentially formed on the surface of the stack electrode 15 to form a capacitor.
상기한 바와 같이 구성된 실시예에 따르면, 워드선 (2) 위의 절연막 (4) 위까지 스택 그루브 (11) 를 형성함으로써, 실리콘 기판으로부터의 스택의 높이를 증가시키지 않고 커패시터의 커패시턴스가 증가 될 수 있다. 또한, 비트 콘택트(14) 및 커패시터 콘택트 (6) 을 동시에 형성하여 스택 그루브 (11) 를 자기 정합적으로 형성함으로써 커패시터 형성에 필요한 포토리소그래피 공정 단계들이 감소될 수 있다.According to the embodiment configured as described above, by forming the stack groove 11 up to the insulating film 4 on the word line 2, the capacitance of the capacitor can be increased without increasing the height of the stack from the silicon substrate. have. In addition, the photolithography process steps required for capacitor formation can be reduced by forming the bit contacts 14 and the capacitor contacts 6 simultaneously to self-align the stack grooves 11.
도 7 의 (a) 및 (b) 는 본 발명의 제 2 실시예에 따른 DRAM 의 스택 전극을 형성한 후 소자 구조를 나타내는 단면도이다. 각 단면의 위치는 도 1 의 (a) 및 (b) 내지 6 의 (a) 및 (b) 의 경우에서의 위치와 동일하고, 도 7 의 (a) 및 (b) 는 도 9 의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 각각 자른 단면도이다.7A and 7B are cross-sectional views illustrating a device structure after forming a stack electrode of a DRAM according to a second embodiment of the present invention. The position of each cross section is the same as the position in the case of (a) and (b)-(a) and (b) of FIG. 1, and (a) and (b) of FIG. Sectional drawing cut along the line I and II-II, respectively.
제 2 실시예에 따르면, 스택 그루브 (11) 는 커패시터 콘택트 (6) 의 상부면 이 노출되는 깊이 정도로 형성된다. 그 정도로 에칭 공정이 수행된 후, 폴리실리콘등의 도전층 (12) 을 그 전면 위에 성장시킬 때, 도전층 (12) 은 커패시터 콘택트 (6) 에 접촉하게 되고, 산화막 (10) 위의 도전층 (12) 은 선택적으로 제거되어, 스택 그루브 (11) 를 피복하고 커패시터 콘택트 (6) 와 전기적으로 접속되는 스택 전극 (15) 을 형성하게 된다.According to the second embodiment, the stack groove 11 is formed to a depth such that the upper surface of the capacitor contact 6 is exposed. After the etching process has been performed to that extent, when the conductive layer 12 such as polysilicon is grown on its entire surface, the conductive layer 12 comes into contact with the capacitor contact 6, and the conductive layer over the oxide film 10 12 is selectively removed to form a stack electrode 15 that covers the stack groove 11 and is electrically connected to the capacitor contact 6.
또한, 콘택트 (6) 의 상부면이 워드선 (2) 을 피복하는 절연막 (4) 보다 더 높은 위치에 존재할 때, 워드선 (2) 을 피복하는 절연막 (4) 은 질화막이 아니고 산화막등일 수 있다. 그 효과로서, 수소 주입(hydrogen alloying) 시에 수소를 통과시키기 어려운 질화막을 사용하는 횟수를 줄일 수 있게 된다.Further, when the upper surface of the contact 6 is located at a higher position than the insulating film 4 covering the word line 2, the insulating film 4 covering the word line 2 may be an oxide film or the like instead of a nitride film. have. As a result, the number of times of using a nitride film that is difficult to pass hydrogen during hydrogen alloying can be reduced.
도 8 의 (a) 및 (b) 는 본 발명의 제 3 실시예에 따른 DRAM 의 스택 전극을 형성한 후에 소자 구조를 나타내는 단면도이다. 그 단면의 위치는 도 1 의 (a) 및 1 의 (b) 내지 6 의 (a) 및 (b) 의 경우에서의 위치와 동일하고, 도 8 의 (a)및 (b) 는 도 9 의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 각각 자른 단면도이다.8A and 8B are cross-sectional views showing the device structure after forming a stack electrode of a DRAM according to a third embodiment of the present invention. The position of the cross section is the same as the position in the case of (a) and (b) to (a) and (b) of FIG. 1, and (a) and (b) of FIG. Sections cut along the lines I-I and II-II, respectively.
제 3 실시예에 따르면, 커패시터 콘택트를 형성하는 단계는 비트 콘택트를 형성하는 단계와 동일하지 않다. 즉, 도 4 에 나타난 절연막 (10) 을 형성한 후, 절연막 (10) 및 층간 절연막 (5) 을 선택적으로 에칭함으로써 커패시터 콘택트 (6) 용 홀이 개구되고, 폴리실리콘등의 도전층이 절연막 (10) 및 층간 절연막 (5) 에 형성된 홀에 포매되어 그에 의하여 매우 큰 높이를 갖는 커패시터 콘택트 (6) 를 형성하게 된다.According to the third embodiment, forming the capacitor contact is not the same as forming the bit contact. That is, after the insulating film 10 shown in Fig. 4 is formed, holes for the capacitor contacts 6 are opened by selectively etching the insulating film 10 and the interlayer insulating film 5, and a conductive layer such as polysilicon is formed into the insulating film ( 10) and the holes formed in the interlayer insulating film 5, thereby forming a capacitor contact 6 having a very large height.
그 후에, 도 5 에 도시된 단계와 유사하게, 절연막 (10) 및 층간 절연막 (5) 를 선택적으로 에칭함으로써, 스택 그루브 (11) 가 형성되고 도전층 (12) 이 스택 그루브 (11) 의 전면 위에 형성되고 절연막 (10) 위의 도전층 (12) 이 선택적으로 제거되어 그에 의해 스택 전극 (15) 을 형성하게 된다.Thereafter, similarly to the steps shown in FIG. 5, by selectively etching the insulating film 10 and the interlayer insulating film 5, the stack groove 11 is formed and the conductive layer 12 is formed on the front surface of the stack groove 11. The conductive layer 12 formed over and insulating film 10 is selectively removed thereby forming stack electrode 15.
그 효과로서, 커패시터 콘택트 (6) 내의 도전층의 높이를 증가시킨 만큼 그 측벽의 면적을 증가시킴으로써 커패시턴스를 증가시키는 장점이 달성된다.As an effect, the advantage of increasing capacitance is achieved by increasing the area of the sidewall by increasing the height of the conductive layer in the capacitor contact 6.
상기한 실시예에 더하여, 스택의 표면적은 HSG 등에 의해 조면(粗面)처리될 수도 있다. 그에 의하여, 더욱 스택의 표면적을 증가시키고 커패시턴스를 증가시키는 장점을 달성할 수 있다.In addition to the above embodiment, the surface area of the stack may be roughened by HSG or the like. Thereby, the advantage of further increasing the surface area of the stack and increasing the capacitance can be achieved.
또한, 상기 각 실시예에 따르면, 절연막 및 배선 형성을 위한 도전층이 단층으로 이루어져 있지만, 이들은 적층막으로 될 수도 있고 상기 절연막과 도전층의 종류는 상기 실시예에서의 그것들에 한정되지는 않는다.Further, according to each of the above embodiments, the insulating layer and the conductive layer for wiring formation are made of a single layer, but they may be laminated films and the kind of the insulating film and the conductive layer is not limited to those in the above embodiment.
본 발명이 특정한 실시예들을 참조하여 설명되었지만, 이 설명이 한정적인의미로 해석되어지는 것은 아니다. 개시된 실시예의 다양한 변형예가 이루어질수 있는 것은 분명하다. 따라서, 첨부된 특허청구범위가 본 발명의 범위에 해당되는 모든 변형예와 실시예를 포함한다.Although the present invention has been described with reference to specific embodiments, this description is not to be interpreted in a limiting sense. It is apparent that various modifications of the disclosed embodiment can be made. Accordingly, the appended claims include all modifications and examples falling within the scope of the invention.
이상 설명한 바와 같이, 본 발명에 따르면, 상기 COB 구조를 갖는 DRAM 에서는, 적어도 상기 비트선의 측면은 질화막등의 측벽 절연막으로 피복되고, 스택 전극은 자기 정합적으로 형성되어 커패시터 콘택트에 접속되어, 따라서 주위의 회로에 대한 계단형 차이가 감소될 수 있고 커패시턴스가 증가될 수 있다. 또한, 비트 콘택트와 동시에 커패시터 콘택트를 동시에 형성함으로써 공정 단계의 수가 감소될 수 있다.As described above, according to the present invention, in the DRAM having the COB structure, at least the side surfaces of the bit lines are covered with sidewall insulating films, such as nitride films, and the stack electrodes are formed in self-alignment and connected to the capacitor contacts, and thus the surroundings. The stepped difference for the circuit of can be reduced and the capacitance can be increased. In addition, the number of process steps can be reduced by simultaneously forming capacitor contacts at the same time as the bit contacts.
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