KR100365751B1 - 반도체소자의콘택홀형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 2
- 239000002195 soluble material Substances 0.000 claims description 2
- 230000003667 anti-reflective effect Effects 0.000 abstract description 4
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 균일한 콘택홀을 형성하는데 적합한 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 소정 공정으로 단차영역이 발생된 반도체 기판 상부에 하부층을 형성하는 제 1 단계, 상기 하부층 상에 제 1 감광막을 도포하고 콘택형성용 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 감광막을 패터닝하여 상기 단차애 따른 상기 하부층의 일정 표면을 노출시키는 콘택홀을 정의하는 제 2 단계, 상기 결과물 상부에 반사방지막을 형성하는 제 3 단계, 상기 반사방지막 상부에 제 2 감광막을 도포하고 상기 단차영역 중 얕은 단차영역 상부의 상기 제 2 감광막을 패터닝하는 제 4 단계, 상기 얕은 단차영역 상부의 상기 패터닝된 제 2 감광막을 하드베이크시켜 상기 얕은 단차영역에 해당하는 상기 콘택홀의 폭을 조절하는 감광막측벽을 형성하는 제 5 단계를 포함하여 이루어진다.
이를 위한 본 발명은 반도체 기판에 산화층을 형성하는 제 1 단계, 상기 산화층 상에 반사율이 최소가 되는 두께의 감광층을 형성하는 제 2 단계, 상기 감광층에 대해 노광 및 현상을 실시하여 감광층패턴을 형성하는 제 3 단계를 포함하여 이루어지며, 감광층 패턴 형성시 테일 발생을 억제할 수 있어 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 서로 다른 층간의 배선을 위한 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 제조 공정에서 서로 다른 층간의 배선을 위한 콘택홀 패턴 형성은 필드내 단차로 인한 벌크효과 때문에 얕은 단차영역의 콘택홀 크기를 기준으로 패턴을 형성시킬 때 깊은 단차영역의 콘택흘 크기가 작아지게 된다.
제 1 도는 종래기술에 따른 콘택홀 형성후의 단면도로서, 이를 통하여 종래기술을 개략적으로 설명하면 다음과 같다.
제 1 도에 도시된 바와 같이, 콘택홀 패턴을 형성하기 위하여 실리콘기판(1)에 절연층 등의 하부층(2)을 형성하여 단차가 발생된 부분의 전체 상부에 감광막 (3)을 도포한 다음, 콘택홀 형성을 위한 마스크를 이용한 포토리소그래피 공정을 통하여 콘택부분의 상기 하부층(2)의 소정 표면을 노출시킨다.
그러나, 이러한 종래기술은 하부층의 단차가 심한 경우, 단차에 따른 벌크효과(Bulk effect)로 인해 상대적으로 깊은 단차의 콘택홀 측벽에는 약간의 기울기를 가지고 있어 하부층 바닥에 형성된 콘택홀의 폭(B)은 상대적으로 얕은 단차의 콘택홀의 폭(A)에 비해 작게 형성되어 콘택홀 크기의 균일도가 나빠지며, 결국 콘택 저항값의 차이로 인해 전기적으로 소자의 안정적인 동작에 악영향을 미친다. 또한 0.30㎛이하의 콘택홀을 I선 노광에 의하여 일반적인 방식으로 형성할 때, 공정여유도가 전혀 없어 공정이 불가능하게 된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 서로 다른 단차 부분에서 발생되는 콘택홀 폭의 불균일을 방지하기 위한 반도체 소자의 콘택홀 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 소정 공정으로 단차영역이 발생된 반도체 기판 상부에 하부층을 형성하는 제 1 단계, 상기 하부층 상에 제 1 감광막을 도포하고 콘택 형성용 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 감광막을 패터닝하여 상기 단차에 따른 상기 하부층의 일정 표면을 노출시키는 콘택홀을 정의하는 제 2 단계, 상기 결과물 상부에 반사방지막을 형성하는 제 3 단계, 상기 반사방지막 상부에 제 2 감광막을 도포하고 상기 단차영역 중 얕은 단차영역 상부의 상기 제 2 감광막을 패터닝하는 제 4 단계, 상기 얕은 단차영역 상부의 상기 패터닝된 제 1 감광막을 하드베이크시켜 상기 얕은 단차영역에 해당하는 상기 콘택홀의 폭을 조절하는 감광막측벽을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면 제 2A 도 내지 제 2C 도를 참조하여 본 발명의 실시예를 상술한다.
제 2A도에 도시된 바와 같이, 소정 공정이 실시된 실리콘기판(21)에 절연층 등의 하부층(22)을 형성하면 단차가 발생되고, 이러한 구조 상부에 제 1 감광막 (23)을 도포한 다음, 콘택홀 형성을 위한 마스크를 이용한 포토리소그래피 공정을 통해 상기 하부층(22)의 소정 부분을 노출시킨다. 이 때, 상기 노출되는 부분에 있어서, 얕은 단차영역의 콘택홀 폭(A)보다 깊은 단차영역의 콘택흘 폭(B)의 크기가 작게되는데, 이는 단차에 따른 벌크효과 때문에 발생하는 현상으로 깊은 단차영역의 콘택홀은 약간의 기울기를 갖고 있으므로 콘택홀 하부로 갈수록 폭이 작아진다.
제 2B 도에 도시된 바와 같이, 상기 구조 전체 상부에 수용성 물질인 반사 방지 물질을 도포하여 수용성 반사방지막(24)을 형성하고 상기 수용성 반사방지막 (24) 상에 제 2 감광막(25)을 도포한 다음, 얕은 단차영역에 대해 노크롬(No CROME) 처리된 마스크(26)를 이용하여 노광한다. 여기서, 상기 수용성 반사방지막 (24)은 깊은 단차 영역에 있는 콘택홀이 후공정인 하드베이크(Hard bake) 시 영향을 빌지 않도록 하며, 또한 감광막 제거시 사용하기 위함이다. 그리고 자외선 또는 고온 플래이트를 이용하여 하드베비크를 실시하며, 노광장치로는 Ⅰ선 노광, G선 노광 또는 DUV노광을 이용할 수도 있다.
마지막으로, 상기 제 2 감광막(25)을 현상 및 세정공정을 통해 패턴을 형성한 다음, 이를 마스크하여 얕은 단차 영역의 수용성 반사방지막(24)을 제거함으로써, 이 영역에서는 제 1 감광막(23)과 그 소정 부분이 오픈된 하부층(22) 구조가 드러나도록 한다.
계속해서, 제 2 감광막(25) 패턴을 제거한 다음, 하드베이크를 실시하여 리플로우시키면, 제 2C도에 도시된 바와 같이, 상기 상대적으로 얕은 단차영역의 콘택홀의 측벽에 측벽(C)이 형성되므로 콘택홀 폭(A')이 작게 형성되어 상기 상대적으로 깊은 단차영역의 콘택홀 폭(B)과 크기가 거의 동일해진다. 이 때, 깊은 단차 영역의 반사방지막(24)에 의해 이 영역에서의 제 1 감광막(23)의 리플로우는 차단되며, 잔류하는 반사방지막(24)은 후속 식각 및 세정 공정에 의해 제거된다.
이어 도면에 도시되지 않았지만, 후속공정으로 상기 측벽이 형성된 제 1 감광막을 마스크로 이용하여 상기 하부층을 식각하므로써 콘택홀을 형성한다.
따라서, 상기 본 발명은 서로 다른 단차영역에서 발생되는 콘택홀 폭의 불균일을 방지하며, 또한 노광장치의 렌즈의 해상력 한계를 극복하고 미세한 크기의 콘택홀을 형성할 수 있는 효과를 갖는다.
제 1 도는 종래기술에 따른 콘택홀 형성 후의 단면도.
제 2A 도 내지 제 2C 도는 본 발명의 실시예에 따른 콘택홀 형성 방법을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
Claims (3)
- 반도체 소자의 콘택홀 형성 방법에 있어서,소정 공정으로 단차영역이 발생된 반도체 기판 상부에 하부층을 형성하는 제 1 단계;상기 하부층 상에 제 1 감광막을 도포하고 콘택 형성용 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 감광막을 패터닝하여 상기 단차에 따른 상기 하부층의 일정 표면을 노출시키는 콘택홀을 정의하는 제 2 단계;상기 결과물 상부에 반사방지막을 형성하는 제 3 단계;상기 반사방지막 상부에 제 2 감광막을 도포하고 상기 단차영역 중 얕은 단차영역 상부의 상기 제 2 감광막을 패터닝하는 제 4 단계; 및상기 얕은 단차영역 상부의 상기 패터닝된 제 2 감광막을 하드베이크시켜 상기 얕은 단차영역에 해당하는 상기 콘택홀의 폭을 조절하는 감광막측벽을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 콘택흘 형성 방법.
- 제 1항에 있어서,상기 제 4 단계는,상기 얕은 단차영역에 비해 깊은 단차영역이 크롬처리된 마스크를 이용하여 상기 제 2 감광막을 노광하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 반사방지막은 수용성 물질을 이용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950019104A KR100365751B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체소자의콘택홀형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950019104A KR100365751B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체소자의콘택홀형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970003523A KR970003523A (ko) | 1997-01-28 |
KR100365751B1 true KR100365751B1 (ko) | 2003-03-06 |
Family
ID=37491061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950019104A KR100365751B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체소자의콘택홀형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100365751B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100555463B1 (ko) * | 1999-01-18 | 2006-03-03 | 삼성전자주식회사 | 포토레지스트 플로우 방법 |
-
1995
- 1995-06-30 KR KR1019950019104A patent/KR100365751B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970003523A (ko) | 1997-01-28 |
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