KR100351888B1 - 반도체소자의 배선구조 및 형성방법 - Google Patents
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Abstract
본 발명은 전도층 패턴간의 기생 커패시턴스를 감소시켜 소자의 동작 특성을 안정화하는데 적당하도록한 반도체 소자의 배선 구조 및 형성 방법에 관한 것으로, 그 구조는 반도체 기판; 상기 반도체 기판상에 복수개의 전도층 패턴; 상기 반도체 기판과 상기 전도층 패턴상에 절연막; 상기 전도층 패턴과 상기 전도층 패턴사이의 상기 절연막내에 형성된 한 개 이상의 보이드를 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 전도층 패턴간의 기생 커패시턴스를 감소시켜 소자의 동작 특성을 안정화하는데 적당하도록한 반도체 소자의 배선 구조 및 형성 방법에 관한 것이다.
MOS(Metal Oxide Semiconductor)디바이스에 있어서의 전극배선 기술은 게이트전극, 소오스/드레인 불순물 확산영역, 콘택 및 각 소자를 상호 접속하는 알루미늄 배선 등으로 분류된다.
스케일링(Scaling)의 원칙에서는 소자치수나 전원전압의 1/K의 축소화에 의해 전극배선 특성이 영향을 받게 된다.
그중 게이트전극은 저항이 K배로 증가한다.
이는 신호전달 지연시간을 증가시켜 소자의 동작 속도를 저하시킨다.
그리고 콘택에 관해서는 저항이 K2배로 증대되고 전류밀도가 K배로 증가하여 배선으로서의 신뢰성이 저하된다.
또한, 배선에 관해서는 K배의 저항증대와 K배의 전류밀도 증대를 일으켜 일렉트로마이그레이션(electromigration)에 의한 배선의 신뢰성 저하를 유발한다.
특히, 디지인룰이 서브미크론(Submicron)화 함에 따라 미세화에 의한 배선저항(R)의 증가와 배선 피치(Pitch)의 축소에 의한 용량(Capacitance) 증대의 상승효과에 따른 RC의 전달지연 문제가 발생한다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 구조 단면도이고, 도 2a내지 도 2e는 종래 기술의 반도체 소자의 공정 단면도이다. 그리고 도 3은 반도체 소자의 리드 동작시의 등가 회로도이다.
반도체 메모리 소자 특히, DRAM의 경우에는 셀 트랜지스터에 구동 신호를 인가하는 워드 라인과 셀 커패시터에 데이터 신호를 인가하는 비트라인이 집적도 측면에서 유리하도록 교차 되어 구성된다.
이와 같은 종래 기술의 반도체 소자의 구조를 전도층 패턴(비트 라인)을 중심으로 설명하면 다음과 같다.
도 1에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(10)상에 셀 트랜지스터의 소오스/드레인 또는 다른 도전층들에 연결되는 전도층 패턴(12)과, 상기 전도층 패턴(12)을 포함하는 전면에 형성되는 제 1 절연막(13)과, 제 1 절연막(13)이 형성된 전도층 패턴(12)들 사이에 그들과 동일 높이로 평탄화되어 형성되는 제 2 절연막(14)으로 구성된다.
여기서, 전도층 패턴(12)의 하측에는 전도층 패턴(12)과 다른 영역간의 절연을 위하여 산화막 등의 절연층(11)이 구성된다.
이와 같은 구조를 같는 종래 기술의 반도체 소자의 제조 공정은 다음과 같다.
먼저, 도 2a에서와 같이, 셀 트랜지스터들 또는 다른 도전층들이 형성된 반도체 기판(10)의 전면에 절연 물질층(11a)을 형성한다.
이어, 상기 절연 물질층(11a)상에 금속 라인을 형성하기 위한 도전성 물질층(12a)을 형성한다.
그리고 도 2b에서와 같이, 상기 도전성 물질층(12a)과 절연 물질층(11a)을 선택적으로 식각하여 전도층 패턴(12)과 제 1 절연막(11)을 형성한다.
이어, 도 2c에서와 같이, 상기 전도층 패턴(12)과 그 하측의 제 1 절연막(11)이 형성된 반도체 기판(10)의 전면에 산화막 등의 물질을 사용하여 제 2 절연막(13)을 형성한다.
그리고 도 2d에서와 같이, 제 2 절연막(13)이 형성된 전도층 패턴(12)들 사이를 완전매립하는 것이 가능한 두께로 전면에 절연 특성 및 유동성이 우수한 물질 예를들면, SOG(Spin On Glass)층(14a)을 형성한다.
이어, 도 2e에서와 같이, 상기 SOG층(14a)을 제 2 절연막(13)의 상부 표면이 노출되도록 이방성 식각하여 전도층 패턴(12)과 그에 이웃하는 전도층 패턴(12)들 사이를 매립하는 제 3 절연막(14)을 형성하여 평탄화 시킨다.
이와 같은 공정으로 형성된 반도체 소자는 실제 동작시에 전도층 패턴(12)과 전도층 패턴(12)사이에 제 2,3 절연막(13)(14)에 의한 기생커패시턴스(Cb)가 발생하여 전도층 패턴(12)간에 영향을 주게된다.
제 2,3 절연막(13)(14)을 산화막으로 형성하였을 경우의 유전율은 3.85이다.
이와 같은 종래 기술의 반도체 소자의 데이터 리드 동작을 도 3을 참고하여 설명하면 다음과 같다.
DRAM에서의 단위 셀 구성은 하나의 셀 트랜지스터(T1)와, 한쪽 전극이 접지단자에 연결되고 다른쪽 전극이 셀 트랜지스터(T1)의 소오스/드레인의 어느 한쪽 전극에 연결되는 셀 커패시터(Cs)와, 셀 트랜지스터(T1)의 소오스/드레인의 따른쪽 전극에 연결되는 비트라인(BL)을 통하여 메모리 셀에 저장된 데이터를 센싱/증폭하여 그 값을 외부에 연결시켜 주는 센스앰프(Sense Amplifier;S/A)로 구성된다.
이와 같이 단위셀이 구성되는 반도체 소자의 데이터 리드 동작시의 등가 회로를 보면 상기 셀 트랜지스터(T1)의 일측과 센스앰프(S/A)사이에는 제 2,3 절연막(13)(14)에 의한 기생 커패시턴스(Cb: 비트라인 기생 커패시턴스)가 존재하는 것을 알 수 있다.
이와 같은 DRAM의 데이터 리드 동작은 먼저, 비트라인(B/L)에 Vd/2값을 프리차지(precharge)시킨후 워드라인(W/L)(셀 트랜지스터(T1)의 게이트)에 전압을 인가하면 기생 커패시터인 Cb에도 Vd/2의 전압이 인가된다.
워드라인(W/L)에 전압을 인가하여 셀 트랜지스터(T1)가 턴 온되면 셀 커패시터(Cs)에 축적된 전하가 비트라인(B/L)의 전위를 Vs =만큼 변화시키고 센스앰프(S/A)에서는 비트라인(B/L)의 전위값과 /비트라인()의 값을 비교후 그 값을 외부로 증폭하여 출력시키게 되는 것이다.
이때, Vd는 전원전압이고, Cb는 비트라인의 기생 커패시턴스이며, Cs는 셀 커패시터(C1)의 커패시턴스이다.
여기서, Vs는 최소 100mV 이상 요구되는데 이를 위해 Vd 값과 Cs값은 증가를 필요로 하고 Cb는 감소되어야 한다.
그러나 트랜지스터의 미세화/저소비전력의 요청에 의해 전원 전압 Vd를 증가시키는데는 한계가 있다.
그러므로 데이터 센싱 능력을 향상시키기 위해서는 Cb의 값을 줄이는 것이 효과적임을 알 수 있다.
종래 기술에서 전도층 패턴(12)(비트라인)들 사이에 산화막으로 구성된 제 2,3 절연막(13)(14)의 유전율이 3.85일 경우 그 기생 커패시턴스 값 Cb는로 나타낼 수 있다.
여기서, epsilon 는 산화막의 유전율, S는 비트라인의 면적, d는 비트라인간의 거리를 나타낸다.
그러므로 기생 커패시턴스값 Cb =로 나타낼 수 있다.
이와 같은 종래 기술의 반도체 소자의 배선 구조에 있어서는 비트라인들 사이에 형성된 산화막에 의해 기생 커패시턴스가 발생하여 소자의 데이터 센싱 능력이 저하된다.
이는 산화막자체의 유전율 때문에 발생하는 문제로 이를 해결하기 위해서는 기생커패시턴스(Cb)값은 감소시키고, 전원 전압(Vd)값과 셀 커패시터(Cs)의 커패시턴스는 증가시키는 것이 바람직하다.
그러나 전원전압(Vd)의 증가는 미세화/저소비전력의 요청에 따른 한계가 있고, 셀 커패시턴스의 증가는 소자의 고집적화에 따른 구조의 복잡성 및 공정상의어려움등으로 어렵다.
또한, 기생커패시터(Cb)의 값을 줄이는 것은 비트라인들 사이에 구성되는 산화막의 자체 유전율 때문에 어렵다.
본 발명은 이와 같은 종래 반도체 소자 및 그 제조방법의 문제점을 해결하기 위하여 안출한 것으로, 전도층 패턴간의 기생 커패시턴스를 감소시켜 소자의 동작 특성을 안정화하는데 적당하도록한 반도체 소자의 배선 구조 및 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 구조 단면도
도 2a내지 도 2e는 종래 기술의 반도체 소자의 공정 단면도
도 3은 반도체 소자의 리드 동작시의 등가 회로도
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자의 구조 단면도
도 5a내지 도 5e는 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 단면도
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 구조 단면도
도 7a내지 도 7f는 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
40. 반도체 기판 41. 제 1 절연막
42. 전도층 패턴 43. 제 2 절연막
44. 보이드 45. 제 3 절연막
본 발명에 따른 반도체 소자의 배선 구조는 반도체 기판; 상기 반도체 기판상에 복수개의 전도층 패턴; 상기 반도체 기판과 상기 전도층 패턴상에 절연막; 상기 전도층 패턴과 상기 전도층 패턴사이의 상기 절연막내에 형성된 한 개 이상의 보이드를 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 배선 형성 방법은 반도체기판을 제공하는 공정; 상기 반도체 기판상에 복수개의 전도층 패턴을 형성하는 공정; 상기 반도체 기판과 상기 전도층 패턴상에, 상기 전도층 패턴과 상기 전도층 패턴 사이의 상기 절연막내에 한 개 이상의 보이드를 가지는 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 배선 구조 및 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자의 구조 단면도이고, 도 5a내지 도 5e는 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 단면도이다.
본 발명의 반도체 소자의 배선 구조는 서로 분리되어 구성되는 전도성 라인들 사이에 형성되는 절연막에 의한 기생 커패시턴스의 발생을 억제하기 위한 것이다.
즉, 전도층 패턴들 사이에 절연막으로만 채워질 경우보다 유전율을 낮게하여 기생 커패시턴스의 발생을 억제한 것으로 본발명에 따른 제 1 실시예의 경우 그 구성은 다음과 같다.
도 4에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(40)상에 형성되는 제 1 절연막(41)과, 제 1 절연막(41)상에 형성되는 전도층 패턴(42)과, 상기 전도층 패턴(42)을 포함하는 전면에 형성되어 반도체 기판(40)의 표면에 접하는 부분을 제외한 부분에서 부피가 상대적으로 증가하여(전도층 패턴의 측면의 피복성이 떨어지는) 전도층 패턴(42)과 그에 이웃하는 전도층 패턴(42)간에는 오버행(overhang) 형태로 구성되어 내부에 보이드(44)를 갖고 형성되는 제 2 절연막(43)과, 제 2 절연막(43)상에 평탄화되어 형성되는 제 3 절연막(45)으로 구성된다.
여기서, 상기 오버행 구조의 제 2 절연막(43)에 의해 전도층 패턴(42)들간의 제 2 절연막(43) 내부에 형성되는 보이드(44)에는 공기가 채워져 있다.
이와 같은 배선 구조를 갖는 본 발명의 제 1 실시예에 따른 반도체 소자의 배선 형성 공정은 다음과 같다.
먼저, 도 5a에서와 같이, 셀 트랜지스터들 또는 다른 도전층들이 형성된 반도체 기판(40)의 전면에 절연 물질층(41a)을 형성한다.
이어, 상기 절연 물질층(41a)상에 금속 라인을 형성하기 위한 도전성물질층(42a)(DRAM등에서의 비트 라인)을 형성한다.
그리고 도 5b에서와 같이, 상기 도전성 물질층(42a)과 절연 물질층(41a)을 선택적으로 식각하여 전도층 패턴(42)과 제 1 절연막(41)을 형성한다.
이어, 도 5c에서와 같이, 상기 전도층 패턴(42)과 그 하측의 제 1 절연막(41)이 형성된 반도체 기판(40)의 전면에 산화막 등의 물질을 사용하여 제 2 절연막(43)을 형성한다.
이때, 제 2 절연막(43)을 전도층 패턴(42)과 그에 이웃하는 전도층 패턴(42)사이에 보이드(44)가 발생하도록 오버행(overhang) 형태로 형성한다.
여기서, 상기 보이드(44)에는 공기가 채워지게 된다.
그리고, 상기 제 2 절연막(43)은 산화막을 사용한 델타(Delta)-N2O 공정으로 측면 단차 피복성(side step coverage)이 악화되도록 공정을 진행시킨다.
델타-N2O 공정은 0.35㎛ 이하의 디바이스에서 층간 절연막의 평탄성을 개선하기 위한 공정으로, 금속배선의 측면 피복성(coverage)이 나쁘도록 오버행 형태로 절연막을 형성한후 SOG(Spin On Glass)와 같이 유동성이 우수한 물질로 금속배선 사이의 공간을 채우는 것을 말한다.
이는 금속배선 라인간의 간격이 넓을 경우 금속배선간의 중간부분에 형성되는 SOG층의 오목현상을 방지하여 평탄성을 향상시키는데 주로 이용된다.
이와 같은 델타-N2O 공정은 일반적으로 배선 라인상의 산화막 형성공정에 사용하던 TEOS(Tetra-Ethyl-Ortho-Silicate)/O2대신에 TEOS/O2/N2O를 이용한 열분해공정으로 산화막을 형성하는 공정이다.
이와같이 TEOS/O2/N2O를 이용한 열분해 공정으로 산화막을 형성하면 N2O 가스 때문에 측면 피복성이 좋지않아 홀의 상측면에서는 오버행이 발생하기 쉬운데 본 발명에서는 그와 같은 현상을 이용하는 것이다.
결국, 홀의 상측면에서 오버행이 발생하기 때문에 제 2 절연막(43)내부에 보이드(void)(44)가 생기게 되고 그와 같은 보이드(44)에는 유전율이 1인 공기가 존재한다.
이와 같은 공정으로 내부에 보이드(44)를 갖는 제 2 절연막(43)을 형성한후에 도 5d에서와 같이, 전면에 제 3 절연 물질층(45a)을 도전상 라인(42)들 사이를 충분히 채울 수 있는 두께로 형성한다.
그리고 도 5e에서와 같이, 상기 제 3 절연 물질층(45a)을 이방성 식각하여 제 2 절연막(43)상의 오목한 부분(주로 제 2 절연막이 오버행된 부분)을 매립하도록 평탄화하여 제 3 절연막(45)을 형성한다.
이와 같은 공정에서 제 2 절연막(43)을 형성할 때 델타-N2O공정 대신에 틸트(tilt)증착법을 이용하여 형성할 수 있다.
그리고 본 발명에 따른 반도체 소자의 제 2 실시예에 관하여 설명하면 다음과 같다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 구조 단면도이고, 도 7a내지 도 7f는 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 단면도이다.
본 발명의 제 2 실시예에 따른 반도체 소자는 HSG(Hemi Spherical Grain)공정을 이용하여 전도층 패턴들 사이의 절연막내에 공기가 채워진 보이드를 형성한 것이다.
그 구조는 다음과 같다.
도 6에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(60)상에 형성되는 제 1 산화막(62a)과, 제 1 산화막(62a)상에 형성되는 전도층 패턴(61)과, 상기 전도층 패턴(61)을 포함하는 전면에 형성되는 제 2 산화막(62b), 질화막(63)과, 수직으로 관통하는 복수개의 보이드(65)(도7f 참조)를 갖고 상기 질화막(63)이 형성된 전도층 패턴(61)들 사이에 매립 구성되는 제 3 산화막(62c)과, 제 3 산화막(62c)을 포함하는 전면에 형성되는 평탄화용 제 4 산화막(62d)를 포함하여 구성된다.
상기 제 3 산화막(62c)은 위치 및 크기가 불규칙적인 수직 관통홀이 복수개 형성되어 수직 관통홀의 하부 입구는 질화막(63)에 의해 밀폐되고 상부 입구는 제 4 산화막(62d)에 의해 밀폐되고 내부에는 공기가 채워져 있다.
이와 같이 구성되는 보이드(65)의 너비(지름)는 250 ~ 1000Å정도이다.
이와 같은 구조를 갖는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.
먼저, 도 7a에서와 같이, 셀 트랜지스터들 또는 다른 도전층들이 형성된 반도체 기판(60)의 전면에 제 1 산화막(62a)을 형성한다.
이어, 상기 제 1 산화막(62a)상에 금속 라인을 형성하기 위한 도전성 물질층(DRAM등에서의 비트 라인)을 형성한다.
그리고 상기 도전성 물질층과 제 1 산화막(62a)을 선택적으로 식각하여 전도층 패턴(61)을 형성한다.
이어, 도 7b에서와 같이, 상기 전도층 패턴(61)과 그 하측의 제 1 산화막(62a)이 형성된 반도체 기판(60)의 전면에 제 2 산화막(62b),질화막(63)을 차례로 형성한다.
그리고 도 7c에서와 같이, 질화막(63)이 형성된 전도층 패턴(61)을 포함하는 전면에 전도층 패턴(61)과 그에 이웃하는 전도층 패턴(61)사이를 매립할 수 있는 충분한 두께로 제 3 산화막(62c)을 형성한다.
이어, 도 7d에서와 같이, 상기 제 3 산화막(62c)을 전도층 패턴(61)의 상부 표면에 형성된 질화막(63)이 노출되도록 이방성 식각하여 전도층 패턴(61)들 사이에만 남도록 평탄화한다.
그리고 도 7e에서와 같이, 상기 평탄화된 전면에 증착온도를 550 ~ 600℃로하여 500 ~ 2000Å의 두께로 HSG 실리콘층(64)을 형성한다.
이어, 도 7f에서와 같이, 상기 HSG 실리콘층(64)이 형성된 전면을 이방성 식각한다.
HSG 실리콘층(64)은 불규칙적으로 반구가 반복되는 형태의 구성을 갖는데, 이를 마스크로 하여 이방성 식각 공정을 진행하게 되면 HSG 실리콘층(64)의 오목 부분과 볼록 부분의 식각 속도차에 의해 하부의 제 3 산화막(62c)은 HSG 실리콘층(64)의 오목한 부분만 식각되어진다.
식각 공정시에 질화막(63)이 식각 종말 검출점 역할을 한다.
이후에 상기 오목한 부분만 식각되어 일정간격 격리된 HSG 실리콘층(64)을 마스크로 질화막(63)이 노출될때까지 제 3 산화막(62c)을 식각하여 완전 수직 관통되는 홀들을 복수개 형성한다. 이후에 HSG 실리콘층(64)을 제거한다.
다음에 전면에 CVD(Chemical Vapour Deposition) 공정으로 제 3 산화막(62c)을 포함한 전면에 제 4 산화막(62d)을 형성한다.
이때 식각된 HSG 실리콘층을 마스크로 수직형성된 홀들은 그 종횡비가 크기 때문에 제 4 산화막(62d)를 증착한다고 해도 홀들이 채워지지 않고 홀이 그대로 비어서 보이드(void)가 형성된다.
즉, 질화막(63)이 노출되는 홀들을 갖는 제 3 산화막(62c), 그리고 제 4 산화막(62d)에 의해 전도층 패턴(61)들 사이의 절연층에는 내부에 공기가 채워진 보이드(65)가 형성된다.
여기서, 보이드(65)의 폭은 250 ~ 1000Å이다.
이와 같은 본 발명의 제 1,2 실시예에 따른 반도체 소자는 동작중에 발생하는 기생 커패시턴스 값 Cb를이 아닌로 나타낼 수 있다.
이는 공기의 유전율이 1이기 때문이다.
전도층 패턴들 사이를 산화막 등의 절연 물질로 채웠을 경우와 비교하면 다음과 같은 차이를 갖는다.
산화막으로 채웠을 경우, 산화막의 유전율은 3.85 이므로 기생 커패시턴스값 Cb =이다.
여기서, 본 발명에 따른 기생 커패시턴스를 Cb' 이라 하고 신호 전압값을 Vs'라하면, 본 발명에 따른 신호전압값 Vs'와 종래의 기술에 따른 신호전압값 Vs는 다음과 같은 차이를 갖는다.
즉, 본 발명에 따른 신호전압값 Vs' =과 종래 기술의 신호전압값 Vs =를 비교해보면,
-1= -2= -1≒=≒()-1이 된다.
이때, Cb의 값은 3.85이고 Cb'의 값은 1이므로 본 발명에 따른 신호전압값 Vs'이 Vs보다 3.85배 정도 큰값을 갖게되어 소자의 데이터 리드 동작에서 센싱 능력이 향상됨을 알 수 있다.
이와 같은 본 발명의 반도체 소자의 구조 및 배선 형성 방법은 다음과 같은 효과가 있다.
첫째, 전도성 라인들 사이를 매립하는 절연층 내부에 보이드를 구성하여 기생 커패시턴스 값(Cb)을 감소시킬 수 있어 전원 전압(Vd)이나 셀 커패시턴스(Cs)의 증가없이 데이터 센싱 능력을 향상시킬 수 있다.
둘째, 기생 커패시턴스 값의 감소로 기존의 동일 셀 커패시턴스 값을 갖는 반도체소자와 비교하여 수배이하의 값을 갖는 셀 커패시터로도 데이터 저장/출력 동작이 가능하여 반도체 소자의 단차나 면적 등을 줄일 수 있다.
이는 반도체 소자의 고집적화 측면에서 유리한 효과가 있다.
Claims (6)
- 반도체 기판;상기 반도체 기판상에 복수개의 전도층 패턴;상기 반도체 기판과 상기 전도층 패턴상에 절연막;상기 전도층 패턴과 상기 전도층 패턴사이의 상기 절연막내에 형성된 한 개 이상의 보이드를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 1 항에 있어서, 상기 절연막은 상기 반도체 기판과 상기 전도층 패턴상에 형성되며, 상기 전도층 패턴의 상측 모서리상의 오버행(overhang)과 상기 전도층 패턴들 사이에서 한 개의 보이드를 가지는 제 1 절연막과;상기 보이드와 대응되는 상기 제 1 절연막상에 형성된 제 2 절연막으로 구성되는 것을 특징으로 하는 반도체 소자의 배선 구조.
- 제 1 항에 있어서, 상기 절연막은 상기 전도층 패턴들 사이의 상기 반도체 기판상에 형성된 필라(Pillar)형태의 제 1 절연막;상기 전도층 패턴과 상기 제 1 절연막상에 형성된 제 2 절연막;상기 전도층 패턴들 사이에 상기 제 1 및 제 2 절연막에 의해 둘러싸여진 복수개의 보이드로 구성된 것을 특징으로 하는 반도체 소자의 배선 구조.
- 반도체기판을 제공하는 공정;상기 반도체 기판상에 복수개의 전도층 패턴을 형성하는 공정;상기 반도체 기판과 상기 전도층 패턴상에, 상기 전도층 패턴과 상기 전도층 패턴 사이의 상기 절연막내에 한 개 이상의 보이드를 가지는 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
- 제 4 항에 있어서, 상기 절연막을 형성하는 공정은 상기 반도체 기판과 상기 전도층 패턴상에 적층되며, 상기 전도층 패턴들 사이에 한 개의 보이드를 가지는 제 1 절연막을 형성하는 공정과,상기 보이드와 대응되는 상기 제 1 절연막상에 제 2 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
- 제 4 항에 있어서, 상기 절연막은 상기 전도층 패턴들사이의 상기 반도체 기판상에 Pillar 형태의 제 1 절연막을 형성하는 공정;상기 전도층 패턴과 상기 제 1 절연막상에 제 2 절연막을 형성하여, 상기 전도층 패턴들 사이에 상기 제 1 및 제 2절연막에 의해 둘러싸여진 복수개의 보이드를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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