KR100351011B1 - 다이나믹 램 캐패시터 형성 방법 및 다이나믹 램 셀 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 37
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 150000003377 silicon compounds Chemical class 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 22
- 229910052751 metal Inorganic materials 0.000 claims 4
- 239000002184 metal Substances 0.000 claims 4
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims 2
- 229910052741 iridium Inorganic materials 0.000 claims 2
- 150000002739 metals Chemical class 0.000 claims 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical group [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims 2
- 229910052707 ruthenium Inorganic materials 0.000 claims 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 2
- 239000002344 surface layer Substances 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 20
- 239000000463 material Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- -1 that is Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
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Abstract
집적 DRAM 셀은 DRAM 캐패시터 및 트랜지스터를 구성한다. 셀의 캐패시터는 위의 셀 트랜지스터 위의 유전체 층에 있는 제 1 웰에 형성된다. 또한 캐패시터의 상부 전극은 유전체 층의 제 2 웰에 있는 하부 플러그 사이에서 장벽 층으로서의 역할을 한다. 위의 셀을 형성하는 방법은 캐패시터의 상부 전극 및 제 2 웰의 장벽 층의 역할을 하는 층의 형성을 위한 단일 마스크를 사용하는 단계를 포함한다.
Description
본 발명은 다이나믹 랜덤 엑세스 메모리(DRAM) 제작 및 장치에 관한 것이고, 특히, 다이나믹 랜덤 엑세스 메모리 셀의 캐패시터를 형성하기 위한 방법 및 그로 인해 형성된 셀에 관한 것이다.
고밀도 DRAM 반도체 칩의 요구를 만족하기 위해, 미크론 이하의 외형(sub-micron feature)을 사용하는 극-소형화(micro-miniaturization)가 채택되고 있다. 그러나, 저 비용으로 고 DRAM 밀도를 성취하기 위해, 새로운 설계 및 기술 통합이 필요하다. 전형적으로, DRAM 저장 셀은 트랜지스터 및 캐패시터를 포함하고, 트랜지스터의 게이트는 워드 라인 신호에 의해 제어되며, 저장 캐패시터의 논리 레벨에 의해 나타나는 데이터는 비트 라인 신호를 통해 캐패시터로 기록되거나 캐패시터로부터 판독된다.
DRAM 셀에 대한 최근의 설계 및 제작의 하나는 본 발명에 참고 문헌으로 포함된 미국 특허 5,792,960에서 설명되고, 여기서, 장치 절연용 절연체에 삽입된 기초를 이루는 비트 라인(underlying bit line)을 사용하는 동안, 폴리실리콘 DRAM 캐패시터는 폴리실리콘 트랜지스터 게이트 구조와 수직으로 배열된다. 또한, DRAM 캐패시터 및 DRAM 셀 제작을 위한 다른 방법은 본 발명에 참고 문헌으로 포함된 미국 특허 제 5,482,886호; 제 5,648,290호; 제 5,677,222호 및 제 5,792,690호를 참고하여 찾을 수 있다. EDRAM 셀에 대한 스택드/트렌치 캐패시터(stacked/trench capacitors)와 같은 미크론 이하 외형을 성취하기 위한 현재의 방법은 매우 복잡하다.
일반적으로, 메모리 셀 판독에서 높은 신호 대 잡음비를 유지하고, (알파 입자 간섭에 기인하는)"소프트(soft)" 에러를 줄이기 위해, 높은 정전 용량 캐패시터를 가진 DRAM 셀을 제작하는 것이 바람직하다. 그러나, 또한, 작은 외형 사이즈를 획득하고 비용 효율적 제작 공정(cost effective fabrication process)을 사용하는 것이 바람직하다. 어떤 주어진 유전체에 대해서도 캐패시터 영역이 커지면 커질수록 정전 용량도 커지기 때문에, 제작자는 정전 용량과 셀 사이즈를 절충할 것이다. 그러나, 정전 용량을 줄이는 것보다는 높은 유전율을 가진 필름을 사용하여 총 용량을 줄이지 않고 사이즈를 줄이는 것이 바람직할 것이다. 또한, 일반적으로, 비용 효율적 제작은 DRAM 캐패시터의 형성을 위한 최소한의 공정 단계 및 마스크 등록(mask registration)을 요구한다. 그러므로, 로직 및 메모리 공정이 가능한 곳에서, 공정에 사용되는 마스크의 수 및/혹은 집적 로직-메모리 칩에서의 장치 사이즈를 줄이는 것이 바람직하다.
MOSFET의 형성을 위해 단지 하나의 부가적인 마스크 순서를 요구하는 MOSFET를 가진 DRAM 셀의 DRAM 캐패시터를 형성하기 위한 방법이 제공된다. MOSFET는 전통적으로 반도체 기판에 및 반도체 기판 위에 형성되고, 저장 캐패시터는 인접한 실리콘에 보다는 트랜지스터의 상부 유전체(top dielectric)에 제공된 트렌치(trench)에 형성되어 적은 기판 표면 영역을 사용한다. 본 발명의 방법은 단일 집적 기판에 메모리 및 프로세싱 장치 모두를 형성할 수 있는 기술로 DRAM 셀을 약 0.5 평방 미크론까지 줄이는 것이 가능하다.
도 1은 유전체를 통과하는 전도 플러그 및 유전체 상위 층을 포함하는 트랜지스터를 도시하는 도면.
도 2는 유전체 상부의 일부에 에칭되고 전도 플러그 중 하나 위에 부분적으로 겹쳐진 윈도우를 도시하는 도면.
도 3은 도 2의 장치 표면 위에 먼저 전도층을 증착하고 다음에 높은 유전율 층을 증착한 결과를 도시하는 도면.
도 4는 도 3의 장치에서, 증착된 층 및 트랜지스터의 상부 유전체를 통해 제 2 전도 플러그에 다른 윈도우를 에칭한 후의 도면.
도 5는 도 4의 장치에서, 제 1 윈도우 영역에 캐패시터 구조를 형성하기 위해 제 2 전도층이 제 1 윈도우 위에 증착된 후의 도면.
도 6은 도 5의 장치에서, 미리 형성된 트렌치(윈도우)를 채우기 위해 전도 플러그 층의 형성이 이루어진 후의 도면.
도 7은 도 6의 장치에서, 증착된 층을 트랜지스터의 상부 유전체 레벨까지 역으로 제거한 후의 도면.
도 8은 도 7의 장치에서, 미리 형성된 캐패시터 및 전도 관통-플러그 위에상부 전극층 및 보호 산화물 층을 증착한 후의 도면.
* 도면의 주요부분에 대한 부호의 설명 *
2 : 게이트 전극 4 : n+ 드레인 영역
3: n+ 소스 영역 5 : 실리콘 기판
도 1 내지 도 8은 셀의 트랜지스터에 DRAM 셀의 캐패시터를 형성하는 방법에 포함된 단계의 순서를 나타내는 횡단면도 이다.
본 발명은 유전체 층에서 DRAMS 전계 효과 트랜지스터(FET)의 게이트 전극 위에 단일 DRAM 캐패시터의 형성을 보여주는 DRAM 셀의 부분을 참고하여 설명된다. DRAM 셀, 집적 반도체 프로세싱 및 메모리 장치에서 사용하기 위한 트랜지스터의 형성은 당업자에게 잘 알려져 있다. 예를 들어, 본 발명의 명세서에 참고 문헌으로 포함된, 그러한 트랜지스터를 형성하는 공정을 설명하는 미국 특허 제 5,648,290호는 참고될 수 있다.
도 1을 참고로 도시된 바와 같이, 전형적인 DRAM 셀 n-형 MOSFET는 게이트 전극(2)과 실리콘 기판(5)에 형성된 n+소스 영역(3) 및 n+드레인 영역(4)을 포함한다. 일반적으로, 소스 및 드레인 영영(3 및 4)들은 약간의 불순물이 첨가된 n 영역(6 및 7)에 의해 각각 게이트(2)로부터 분리되어 있다. 또한, 필드 산화물(8)도 도시된 바와 같이 제공된다. 또한, FET의 표면에 형성된 콘포말 유전체 층(12)(conformal dielectric layer) 및 콘포말 층(12)위의 평탄화된 상부 유전체 층(13)(planarized top dielectric layer)이 도시된다. 전형적으로, 게이트 전극(2)은 폴리실리콘이나 폴리사이드(polycide)이고, 콘포말 유전체 층(12)은 고-밀도 증착 실리콘 산화물이며, 상부 유전체 층(13)은 화학적 증기 증착(CVD) 실리콘 산화물 층이다. 그러나, 유전체 층(12 및 13)은 고-밀도 플라즈마 실리콘 산화물일 수 있다. 현재의 공정 기술에서, 고-밀도 플라즈마 실리콘 산화물은 후단 유전체(back end dielectric)를 위한 가장 평범한 선택이다. 이것은 고-밀도 실리콘 산화물이 좁은 틈을 채우는 것에 대해 가장 좋은 결과를 제공하고, CVD 공정과 비교해 낮은 온도에서 증착될 수 있기 때문이다. 대안적으로, 유전체(12 및 13)는 보로포스포실리게이트 글레스(borophosphosilicate glass), 포스포실리게이트 글레스, 인(phosphorous) 및/혹은 붕소가 도핑된 테트라에틸 올쏘실리게이트(boron-doped tetraethyl orthosilicate)로부터 형성된 글레스, 스핀-온 글레스(spin-on glass)나 폴리머와 같은 다른 저 유전율 필름, 플루오리네이티드 산화물(fluorinated oxide) 및 하이드로젼 실세스퀴옥슨(hydrogen silsesquioxane)일 수 있다. 또한, 전도 플러그 셀의 콘포말 유전체 층(12)을 통해 전기 통로 연결을 소스(3) 및 드레인(4)에 제공하는 텅스텐이나 구리 플러그(14 및 15)와 같은 전도 플러그를 도시한다.
본 발명에 따라, 종래의 포토리소그래픽( photolithographic) 기술은 적어도플러그(14)의 부분 및 플러그(14)에 근접한 콘포말 유전체 층(12) 위에 놓인 트렌치 혹은 웰 영역(16)(well area)을 정의하기 위해 사용된다. 웰은 플러그(14)의 표면까지 및 인접한 콘포말 유전체 층까지 종래의 에칭 기술로 에칭되어, 평탄화된 유전체 층(13)에 형성된다.
그후, 도 3에 도시된 바와 같이, 높은 일 함수 물질(high work function material)이면 좋은, 전도 전극 층(17)은 트렌치(16)의 웰을 포함하여 장치(1)의 노출된 표면 위에 형성된다. 그후, 높은 유전체 필름(18)은 전도층(17) 위에 증착된다. 일반적으로 "높은 유전체"라는 용어는 실리콘 다이옥시드(≡3.9)(silicon dioxide)보다 큰 유전율을 가진 물질을 말하며, 매우 높은 밀도(미크론 이하) 메모리 적용에서의 실질적인 목적에 대해, 요구된 정전 용량을 획득하기 위해, 유전율은 적어도 20-30이어야 하고 상당히 높아야 좋다. 본 발명에서 유용한 적당한 캐패시터 유전체의 예는 Ta2O5및 (Ba,Sr)TiO3을 포함한다. 이러한 물질의 필름들의 유전율들은 각각 30-40부터 1000-2000까지의 범위이다. 두 개의 계층의 인터페이스에 일련의 저항을 형성하기 위해 그것과 상호작용 하지 않도록 하기 위해, 전극층(17)에 대해 사용된 물질은 유전체 물질과 호환이 가능해야 한다. 일반적으로, 높은 일 함수를 가진 물질(예를 들어, Ag, Cu, Au); 내화 금속(refractory metals)이나 그들의 규소 화합물(예를 들어, W, V, Pt, Pd, Ni, Ti, Mo, Ta, Co 혹은 그들의 규소 화합물); 질화물(nitride)(예를 들어 Ti 및 Al 질화물); 및 전도 산화물(conductive oxides)(예를 들어, RuO2, IrO2, SrRuO3)들은 전극 물질로서 유용하다. 그러나, 현재의 제조 기술과 양립할 수 있고 요구된 마스크의 수를 최소화하기 위해, 다음에 지시될 때 증착될 상부 전극(20)은 플러그(21)에 대해 장벽 물질(barrier material)의 역할을 한다(도 6 내지 도 8 참고). 바닥 전극에 대해, 고 유전율 필름과 좋은 접촉을 해야하므로 Pt, PtSi2, Ni, NiSi2및 Cu가 바람직하다고 본다.
트렌치(16)를 정의하기 위해 사용된 마스크는, 셀의 제작을 위해 일반적으로 요구된 다른 마스크에 부가적으로, DRAM 셀의 DRAM 캐패시터를 형성하기 위해 요구된 유일한 "여분의" 마스크이다.
고 유전체 층(18)의 증착 후에, 제 2 트렌치 혹은 웰(19)은 종래의 마스킹 및 에칭 기술을 사용하여 형성된다. 도 4에 도시된 바와 같이, 위의 트렌치는 도 3에 도시된 장치의 표면에서부터 층(18, 17 및 13)까지 아래로 통하여 플러그(15)까지 확장된다. 트렌치(19)의 형성 후, 상부 캐패시터 전극 층(20)이 장치의 표면 위에 형성된다. 그 후, 상부 플러그 층(21)(도 6 참고)은 위의 장치 표면 위에 형성된다. 이러한 플러그 층(21)은 트렌치(19)를 채운다. 그 후, 위의 장치 표면은 도 7에 도시된 바와 같은 구조(캐패시터 전극 혹은 플레이트(17)와 플레이트(20) 사이의 유전체 층(18)을 포함하는 DRAM 캐패시터)를 남기기 위해 화학적 기계적 폴리슁(chemical mechanical polishing)과 같은 방법으로 제거된다. 하나의 마스크를 사용하기 위해, 도 8과 같이, DRAM 캐패시터와 플러그(21)의 상부 표면들은 금속화되고, 보호적인 산화물 코팅이 제공된다.
위의 장치의 다양한 층들의 전형적인 두께는 콘포말 유전체 층(12)이 8,000Å부터 10,000Å까지, 상부 유전체(13)가 10,000Å부터 12,000Å까지, 하부 캐패시터 전극 층(17)이 300Å부터 500Å까지, 고 유전율 층(18)이 100Å부터 500Å까지 및 캐패시터의 상부 전극(20)이 300Å부터 500Å까지 이다.
캐패시터의 다양한 층들 즉, 캐패시터 전극(17 및 20) 및 고 유전체(18)들은 종래의 알려진 가공 기술에 의해 형성될 수 있다. 전형적으로, 증착될 물질에 의존하여, 스퍼터링(sputtering)이나 화학적 증착(chemical vapor deposition)의 방법으로 형성될 수 있다. 일반적으로, 스퍼터된 필름의 질이 사용된 물질에 대해 CVD 증착 필름만큼 좋은 경우에, 스퍼터링은 집적 DRAM 셀의 제작에 바람직한 저온 가공을 제공한다.
본 발명의 방법은 단일 집적 기판에 메모리 및 프로세싱 장치 모두를 형성할 수 있는 기술로 DRAM 셀을 약 0.5 평방 미크론까지 줄이는 것이 가능하다.
Claims (12)
- 게이트, 소스 영역 및 드레인 영역을 갖는 트랜지스터, 상기 트랜지스터의 게이트, 소스 및 드레인 위의 제 1 유전체 층, 상기 제 1 유전체 층위의 제 2 유전체 층과,상기 제 2 유전체 층의 제 1 웰에 형성된 바닥 및 상부 캐패시터 전극 사이의 고 유전체 층을 갖는 캐패시터를 포함하고,상기 제 1 웰은 트랜지스터 게이트 영역에 적어도 부분적으로 위에 놓이고, 트랜지스터 게이트에 근접한 제 1 유전체 층을 통해 확장되는 제 1 전도 플러그와 접촉하며,상기 상부 캐패시터 전극은 상기 제 1 유전체 층을 통해 확장되는 제 2 플러그와 상기 제 2 플러그 위의 제 2 유전체 층의 제 2웰의 플러그 사이의 장벽 층으로서 동작하는 DRAM 셀.
- 제 1 항에 있어서,상기 제 1 및 제 2 플러그는 트랜지스터의 소스 및 드레인 영역과 접촉하는 DRAM 셀.
- 제 1 항에 있어서,상기 캐패시터의 고 유전체 층의 유전율이 적어도 20인 DRAM 셀.
- 제 3 항에 있어서,상기 고 유전체 층은 탄탈 산화물(tantalum oxide) 및 바륨 스트론튬 티탄산염(barium strontium titanate)으로부터 선택된 DRAM 셀.
- 제 3 항에 있어서,상기 캐패시터 전극들은 높은 일 함수를 가진 금속, 내화성 금속, 내화성 금속 규소 화합물, 금속 질화물 및 전도 산화물로 구성된 그룹으로부터 선택된 DRAM 셀.
- 제 5 항에 있어서,상기 전극들은 Ag, Cu, Au, W, V, Pt, Pd, Ni, Ti, Mo, Ta, Co 및 그들의 규소 화합물, Ti 및 Al 질화물 그리고, Ru, Ir 및 SrRu의 산화물로부터 선택된 DRAM 셀.
- 제 1 및 제 2 유전체 층을 갖는 DRAM 트랜지스터와 제 1 층을 통하는 제 1 및 제 2 전도 플러그를 포함하는 DRAM 셀의 캐패시터를 형성하는 방법에 있어서,a) 상기 제 2 유전체 층의 상기 웰을 형성하는 단계로서, 상기 웰은 제 1 플러그의 일부와 상기 트랜지스터의 게이트 위의 상기 플러그에 근접한 영역을 노출하고;b) 상기 셀의 노출된 표면에 제 1 캐패시터 플레이트 필름을 증착하는 단계;c) 상기 제 1 캐패시터 플레이트 필름 위에 고 유전체 층을 증착하는 단계;d) 상기 제 2 전도 플러그를 노출하는 제 2 유전체 층의 제 2 웰을 형성하는 단계;e) 상기 제 1 웰에 캐패시터 구조를 형성하고 상기 제 2 플러그 위의 제 2 웰에 장벽 층을 형성하기 위해 상기 노출된 표면 위에 제 2 캐패시터 플레이트 필름을 증착하는 단계;f) 전도 플러그 층으로 상기 웰을 채우는 단계;g) 상기 웰 위의 상기 표면 층을 고 유전율 층의 수준까지 및 상기 웰 영역에 근접한 영역에 있는 제 2 유전체 층의 표면까지 제거하는 단계; 및h) 캐패시터의 표면을 금속화하는 단계를 포함하는 DRAM 캐패시터 형성 방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 플러그는 트랜지스터의 소스 및 드레인 영역과 각각 접촉하는 DRAM 캐패시터 형성 방법.
- 제 7 항에 있어서,상기 캐패시터의 고 유전체 층의 유전율이 적어도 20인 DRAM 캐패시터 형성 방법.
- 제 9 항에 있어서,상기 고 유전체 층은 탄탈 산화물 및 바륨 스트론튬 티탄산염으로부터 선택된 DRAM 캐패시터 형성 방법.
- 제 7 항에 있어서,상기 캐패시터 플레이트 필름들은 높은 일 함수를 가진 금속, 내화성 금속, 내화성 금속 규소 화합물, 금속 질화물 및 전도 산화물로 구성된 그룹으로부터 선택되는 DRAM 캐패시터 형성 방법.
- 제 11 항에 있어서,상기 캐패시터 플레이트 필름들은 Ag, Cu, Au, W, V, Pt, Pd, Ni, Ti, Mo, Ta, Co 및 그들의 규소 화합물, Ti 및 Al 질화물 그리고, Ru, Ir 및 SrRu의 산화물로부터 선택되는 DRAM 캐패시터 형성 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22041896A | 1996-12-24 | 1996-12-24 | |
| US09/220,418 | 1998-12-24 | ||
| US9/220,418 | 1998-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000048287A KR20000048287A (ko) | 2000-07-25 |
| KR100351011B1 true KR100351011B1 (ko) | 2002-08-30 |
Family
ID=22823471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990059749A Expired - Fee Related KR100351011B1 (ko) | 1996-12-24 | 1999-12-21 | 다이나믹 램 캐패시터 형성 방법 및 다이나믹 램 셀 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100351011B1 (ko) |
-
1999
- 1999-12-21 KR KR1019990059749A patent/KR100351011B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000048287A (ko) | 2000-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19991221 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20000804 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19991221 Comment text: Patent Application |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20020530 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20020820 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
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|
| PR1001 | Payment of annual fee |
Payment date: 20050819 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |