KR100350649B1

KR100350649B1 - 채널당 멀티 출력을 갖는 소스 드라이버 아이씨 및액정표시장치

Info

Publication number: KR100350649B1
Application number: KR1020000008549A
Authority: KR
Inventors: 이상철
Original assignee: 삼성전자 주식회사
Priority date: 2000-02-22
Filing date: 2000-02-22
Publication date: 2002-08-28
Anticipated expiration: 2020-02-22
Also published as: KR20010082964A

Abstract

이 발명은 채널당 멀티 출력을 갖는 소스 드라이버 IC 및 액정표시장치에 관한 것으로, LCD 패널과, 타이밍 제어부, 소스 드라이버, 게이트 드라이버를 포함한다. 여기서, 타이밍 제어부는 다수의 소스 드라이버 IC로 이루어진 소스 드라이버의 출력을 제어하는 신호인 로드 신호를 1H 동안 다수가 발생시키고, 그에 따라 소스 드라이버 더욱 상세히, 소스 드라이버 IC의 출력부가 다수의 로드 신호에 따라 1H 동안 R, G, B 데이터 신호를 순차적으로 데이터 선에 인가시킨다.

따라서, 본 발명은 하나의 출력단을 통해 멀티 출력이 가능하도록 하고, 그에 따라 해상도 만큼의 출력단을 가짐으로써 소스 드라이버의 출력단의 수를 줄이는 효과가 있다. 또한 본 발명은 화소의 배열 구조가 수직 스트립 구조가 아닌 다른 구조의 LCD 패널에 적용할 수 있는 소스 드라이버 IC를 제공 및, 이 소스 드라이버 IC를 채용한 액정표시장치를 제공하는 효과가 있다.

Description

채널당 멀티 출력을 갖는 소스 드라이버 아이씨 및 액정표시장치{SOURCE DIRVER INTEGRATED CIRCUIT WITH MULTI-OUTPUT BY CHANNEL AND LIQUID CRYSTAL DISPLAY INCLUDING THE THAT}

본 발명은 박막트랜지스터(Thin Film Transistor: TFT) 액정 표시 장치(LCD:Liquid Crystal Display)의 구동 장치에 관한 것으로서, 특히 하나의 출력단을 통해 서로 다른 다수의 출력을 발생시키는 소스 드라이버 IC 및 이 소스 드라이버 IC를 가진 TFT LCD에 관한 것이다.

LCD는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치로서, 이러한 LCD는 휴대가 간편한 플랫 패널형 디스플레이 장치 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.

이러한 액정을 이용한 디스플레이(display) 소자는 기존의 CRT (cathode-ray tube) 모니터(monitor) 방식이 대응 불가능한 경박단소, 저소비전력 특성뿐만 아니라 표시품질 측면에서도 매우 우수하여 노트북(notebook) PC, LCD 모니터, AV 제품 등으로 각광을 받고 있다.

a-si을 이용한 TFT LCD는 더더욱 기술 및 응용분야가 발달되어 액정 디스플레이를 대표할만큼의 기술력이 진보되어 왔다. TFT LCD 패널(panel)은 화소 하나당 TFT가 배열되어 있어 TFT 동작에 따라 액정을 제어하여 디스플레이를 구현한다.

여기서, LCD 패널을 구동하기 위한 드라이버(driver) IC(integrated circuit)는 데이터를 전송하는 소스(source) 드라이버 IC와 TFT를 제어하는 게이트(gate) 드라이버 IC로 구분된다. 이중 소스 드라이버 IC는 도1과 같은 구성으로 이루어져 화소 데이터 신호를 LCD 패널에 인가한다. 도1은 일반적인 소스 드라이버 IC의 블록 구성도이다. 도1에 도시되어 있듯이, 소스 드라이버 IC(10)는 양방향 쉬프트(shift) 레지스터부(register)(11), 데이터 레지스터부(12), 래치부(latch)(13), 레벨 쉬프터부(14), DAC(digital to analog convertor)(14) 및 출력부(15)로 이루어진다.

우선, 소스 드라이버 IC(10)의 입력 신호로는 6비트 R(red), G(green), B(blue) 데이터 신호, VGMA1 - VGMA10까지 10개의 감마 기준 전압, 출력 제어 신호인 LS 신호, 그리고 소스 드라이버 IC(10)를 구동시키기 위한 디지털 타이밍 신호가 있다. 소스 드라이버 IC(10)의 최상위에 설치된 양방향 쉬프트 레지스터부(11)는 외부 인가 전압(Vdd)와 시스템 동작 전압(Vss)를 인가받은 상태에서 도시하지 않은 타이밍 제어기로부터 수평 클럭 신호(HCLK), 입력 시작을 명령하는 신호(DIO1 또는 DIO2)가 인가되면 동작을 시작하여 펄스를 순차적으로 쉬프트시킨다.

그러면, 데이터 레지스터부(12)는 순차적으로 쉬프트되는 펄스에 따라 입력하는 데이터 신호, R[0:5], G[0:5], B[0:5] 데이터를 하나씩 저장시키고, 이런 과정을 반복하여 1개의 수평 라인 데이터의 저장이 모두 끝나면, 래치부(13)로 저장한 데이터들을 한꺼번에 출력한다.

래치부(13)에서는 인가되는 래치시켜 레벨 쉬프터(14)부로 인가하고, 레벨 쉬프터부(14)는 인가되는 데이터를 시스템 동작 전압으로 레벨 쉬프트시켜 DAC(15)로 인가한다. 그러면 DAC(15)는 외부에서 입력되는 감마 기준 전압인 VGMA1∼VGMA10으로부터 생성되는 64 계조 전압(아날로그)중 데이터 신호에 따라 해당하는 계조 전압을 선택하여 출력부(15)로 인가하고, 출력부(15)는 출력 제어 신호인 LS 신호에 따라 인가되는 계조 전압을 증폭하여 Y1, Y2, ..., Y384의 출력단을 통해 실제 LCD 패널에 인가한다.

여기서, 종래의 소스 드라이버 IC(10)은 도2와 같이 1H(한 주기의 수평 클럭 신호)의 주기를 가진 LS와, LS 신호에 대응하여 순차적으로 토글(toggle)하는 POL 신호를 입력받아, LS 신호의 한 주기 동안 한번의 출력을 가진다.

그런데, 도1과 같은 종래의 소스 드라이버 IC는 화소 배열 구조가 수직 스트립(strip) 구조로 되어 있으므로 수평 해상도의 3배에 해당하는 출력을 필요로 한다.

즉, LCD 패널은 다수의 데이터선, 다수의 데이터 선에 절연되어 수직 교차하는 다수의 게이트 선, 데이터 선과 게이트 선에 의해 연결되어 행렬 형태로 배열된 화소로 이루어지고, 행렬 형태의 화소중 종방향의 화소는 동일한 색 데이터를 인가받으며, 하나의 화소 및 이웃하는 2개의 화소, 총 3개의 화소로 하나의 도트(dot)를 형성한다. 그러므로, 종래의 소스 드라이버 IC는 해상도 ×3에 해당하는 출력을 가져야 한다.

따라서, 상기와 같은 종래의 소스 드라이버 IC는 하나의 출력단을 통해 동일 색의 데이터를 출력하고, 수직 스트립 구조의 LCD 패널에만 적용되므로써 수직 스트립 구조가 아닌 LCD 패널에 적용할 수 없는 문제점이 있다.

따라서, 본 발명은 하나의 출력단을 통해 멀티 출력이 가능하도록 하고, 그에 따라 해상도 만큼의 출력단을 가진 소스 드라이버를 제공하는 것을 목적으로 한다.

또한 본 발명은 화소의 배열 구조가 수직 스트립 구조가 아닌 다른 구조의 LCD 패널에 적용할 수 있는 소스 드라이버 IC를 제공하는 것을 목적으로 한다.

그리고, 본 발명은 상기의 목적을 달성하는 소스 드라이버 IC를 채용한 액정표시장치를 제공하는 것을 목적으로 한다.

도1은 일반적인 소스(데이터) 드라이버 IC의 블록 구성도이다.

도2는 종래의 소스 드라이버 IC의 입/출력 파형도이다.

도3은 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC를 가진 액정표시장치의 블록 구성도이다.

도4는 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC의 블록 구성도이다.

도5는 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC의 출력부, DAC 및 레벨 쉬프터부의 개략적인 구성을 나타낸 도면이다.

도6은 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC의 입/출력 파형도이다.

상기의 목적을 달성하기 위한 본 발명의 특징에 따른 채널당 멀티 출력을 갖는 액정표시장치는,

다수의 데이터 선, 다수의 데이터 선에 절연되어 수직 교차된 다수의 게이트 선과, 화소 전극, 공통 전극 및 박막 트랜지스터로 이루어진 화소가 매트릭스 형태로 배열되어 있는 액정 패널; 외부로부터 인가되는 수평 및 수직 동기 신호, 데이터 전압, 메인 클럭을 인가 받으며, 상기 게이트 선에 순차적으로 게이트 온 전압이 인가되도록 하는 신호 및 상기 데이터 선에 데이터 신호가 인가되도록 하는 신호를 출력하며, 수평 신호의 한 주기 동안에 하나 이상의 로드 신호를 출력하는 타이밍 제어부; 직렬 연결된 다수의 소스 드라이버 IC로 이루어져 있으며, 상기 타이밍 제어부에서 출력하는 하나 이상의 로드 신호를 포함하는 타이밍 신호에 따라 수평 신호의 한 주기 동안 R 또는 G 또는 B 데이터 신호를 순차적으로 데이터 선에 인가하는 소스 드라이버; 및 상기 타이밍 제어부에서 출력하는 타이밍 신호에 따라 구동하여 게이트 구동 신호를 게이트 선에 순차적으로 인가하는 게이트 드라이버를 포함하며, 상기 소스 드라이버 IC의 각 출력단에 서로 다른 색 데이터 즉, R, G, B데이터가 순차적으로 출력되도록 한다.

이때, 소스 드라이버 IC는,

외부 신호에 따라 순차적으로 쉬프트되는 펄스 신호를 발생시키는 쉬프트 레지스터부, 상기 순차적으로 발생하는 펄스 신호에 동기하여 R, G, B 데이터 신호를 쉬프트시켜 저장하는 데이터 레지스터부, 데이터 레지스터부에서 출력하는 R, G, B 데이터 신호를 아날로그 계조 전압으로 변환시키는 DAC부, 및 DAC부의 출력을 외부로부터 인가되는 출력 제어 신호인 로드(load) 신호에 따라 데이터 선에 인가하는 출력부를 포함하는 소스 드라이버 IC에 있어서, 수평 신호의 한 주기 동안에 순차적으로 발생하는 하나 이상의 상기 로드 신호를 입력받아, 상기 R에 해당하는 계조 전압, G에 해당하는 계조 전압, 및 B에 해당하는 계조 전압을 순차적으로 출력하는 것이 바람직하다.

그리고, 상기 하나 이상의 로드 신호 각각은, R, G, B 데이터 신호 중 선택적인 하나에 대한 출력을 제어하는 것이 바람직하다. 즉, 로드 신호 각각은 하나의 색에 대응하여 데이터 선에 인가되는 것을 제어한다.

보다 상세히는, 상기 하나 이상의 로드 신호는 R 데이터 신호의 출력을 제어하는 제1 로드 신호와, G 데이터 신호의 출력을 제어하는 제2 로드 신호와, B 데이터 신호의 출력을 제어하는 제3 로드 신호인 것이 바람직하다.

이를 위해, 상기 출력부는, 다수의 출력단이 형성되고, 다수의 출력단은 상기 제1 로드 신호에 의해 R 데이터 신호가 출력되는 제1 데이터 출력단, 상기 제1 출력단에 이웃하며 상기 제2 로드 신호에 의해 G 데이터 신호가 출력되는 제2 데이터 출력단, 및 상기 제1 출력단에 이웃하며 상기 제3 로드 신호에 의해 B 데이터 신호가 출력되는 제3 데이터 출력단으로 구분되며, 연속해서 나란한 3개의 출력단이 서로 연결되어 메인 출력단을 형성하고, 상기 메인 출력단이 하나의 데이터 선에 연결되는 것이 바람직하다.

보다 상세히는, 상기 출력부는 상기 DAC의 출력단에 각각 연결된 상기 메인 출력단의 수×3개의 증폭기와, 상기 증폭기에 각각 연결된 상기 메인 출력단의 수 ×3개의 스위치로 이루어지며, 상기 다수의 스위치중 3n(n은 0, 1, 2,...)+1번째 스위치는 상기 제1 로드 신호에 의해 턴 온/오프되고, 3n+2번째 스위치는 상기 제2 로드 신호에 의해 턴 온/오프되며, 3n+3번째 스위치는 상기 제3 로드 신호에 의해 턴 온/오프되는 것이 바람직하다.

이하, 첨부한 도면을 참조로 본 발명의 일 실시예를 설명하면 다음과 같다.

도3에 도시된 바와 같이, 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC를 가진 액정표시장치는, 타이밍 제어부(100), 게이트 드라이버(200), 데이터(소스) 드라이버(300) 및, 액정 패널(400)를 포함한다.

타이밍 제어부(100)는 LCD 모듈 외부의 그래픽 제어부(도시하지 않음)로부터 R, G, B 데이터와 프레임 구별 신호인 수직 동기 신호(Vsync), 라인 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호(DE) 및 메인 클럭 신호(MCLK)를제공받아 데이터 드라이버(300) 및 게이트 드라이버(200)를 구동하기 위한 디지털 신호를 출력한다.

보다 상세히는, 타이밍 제어부(100)는 그래픽 제어부로부터 입력받은 디지털 데이터 신호들(R(0:N), G(0:N), B(0:N)), 소스 드라이버(300)로 입력 시작을 명령하는 신호(DIO1), 1H 동안 순차적인 1번 이상의 출력을 제어하기 위한 load signal인 LSn(여기서, LSn은 3개라고 가정하여 LS1, LS2, 및 LS3라고 한다), 소스 드라이버(300)내 데이터 쉬프트(shift)를 하기 위한 클럭 신호(도시하지 않음) 등을 소스 드라이버(300)에 출력한다.

여기서, 타이밍 제어부(100)에서 출력하는 LS1, LS2 및 LS3은 수평 클럭 신호의 한주기(1H) 동안에 각각 한번씩 발생되도록 설계된다.

한편, 타이밍 제어부(100)는 게이트 라인에 게이트 온 신호가 순차적으로 인가되도록 하기 위해, 게이트 온 신호의 인가 시작을 알리는 Vstart, 게이트 온 신호를 각각의 게이트 라인에 순차적으로 수행하기 위한 gate clk, 게이트 드라이버(200)의 출력을 인에이블 시키는 OE 신호를 게이트 드라이버(200)에 출력한다.

게이트 드라이버(200)는 타이밍 제어부(100)에서 출력하는 Vstart, CPV, OE 신호와, 게이트 구동 전압 발생부(도시하지 않음)에서 출력하는 게이트 온/오프, 및 공통 전압을 인가받아 LCD 패널(400)에 형성된 다수의 게이트 선에 게이트 온 신호를 1H를 한 주기로 순차적으로 인가한다.

데이터 드라이버(300)는 다수의 소스 드라이버 IC(310, 320, ..., 330,.)으로 이루어져 게이트 선에 인가되는 게이트 온 신호에 동기하여 게이트 온 신호가 인가되는 화소행에 해당 계조 전압을 인가한다.

이를 위해, 데이터 드라이버(300)는 타이밍 제어부(100)로부터 R, G, B 디지털 데이터를 제공받아 DIO1 신호와 클럭 신호에 따라 발생하는 펄스 신호의 순차적인 발생에 동기하여 R, G, B 데이터를 쉬프트시켜 저장하고, LS1, LS2, 및 LS3 신호에 따라 저당된 R, G, B 데이터를 순차적으로 출력단쪽으로 인가하여 각각의 데이터에 해당하는 아날로그 계조 전압으로 변환되도록 한 후, LOAD 신호가 인가될 때, LCD 패널(400)에 인가시킨다.

도4를 참조로 도3의 소스 드라이버의 일실예를 상세히 설명한다. 도4는 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC의 블록 구성도이다.

도시된 도4는 소스 드라이버(300)를 구성하는 다수의 소스 드라이버 IC(310)중 하나이다. 다수의 소스 드라이버 IC는 직렬로 연결되어져 있으며, 모두 동일한 동작을 수행하므로 하나의 소스 드라이버 IC(310)의 동작 설명으로 소스 드라이버(300)의 동작 설명을 대신한다.

도4에 도시되어 있듯이, 소스 드라이버 IC(300)는 양방향 쉬프트 레지스터부(310), 데이터 레지스터부(320), 래치부(330), 레벨 쉬프트부(340), DAC(350), 및 출력부(360)를 포함한다.

양방향 쉬프트 레지스터부(310)는 외부로부터 외부 전원전압(Vdd)와, 시스템 동작 전압(Vss), 타이밍 제어부(100)로부터 클럭 신호(CLK) 등을 인가받은 상태에서, DIO1의 하이 레벨 신호가 인가되면 구동을 시작하여, 펄스 신호를 좌측에서부터 우측으로 순차적으로 쉬프트시키고 그 펄스 출력을 DI02로 우측단에 연결된 다른 소스 드라이버 IC(320)로 전달한다.

데이터 레지스터부(320)는 인가되는 R(0:5), G(0:5), B(0:5) 6비트 디지털 데이터를 양방향 쉬프트 레지스터부(310)의 순차적인 펄스 쉬프트에 동기하여 하나씩 저장시키고, 이런 과정을 반복하여 1개의 수평 라인 데이터의 저장이 모두 끝나면, 래치부(13)를 통해 레벨 쉬프트부(340)로 인가한다.

여기서, 래치부(330)에서 출력하는 R, G, B 데이터의 전압 레벨은 시스템 동작 전압보다 낮다. 그러므로, 레벨 쉬프터부(340)는 인가되는 R, G, B 데이터를 시스템 동작 전압(Vdd)으로 레벨 쉬프트시켜 DAC(350)로 인가한다.

그러면 DAC(350)는 외부에서 입력되는 감마 기준 전압인 VGMA1∼VGMA10으로부터 생성되는 64 계조 전압(아날로그)중 R, G, B 데이터의 디지털 값에 해당하는 계조 전압을 선택하여 출력부(15)로 인가한다. 이때, LCD 패널(400)의 화소에 동일한 극성의 계조 전압을 인가하면 열화가 발생하므로, 이를 방지하기 위해 DAC(350)에 POL 신호가 DAC(350)에 인가되며, POL 신호는 1H를 한 주기로 하여 1H마다 토글링하여 DAC(350)가 1H를 사이클로 R, G, B 디지털 데이터를 정극성과 부극성의 계조 전압으로 변환시키도록 한다.

한편, 출력부(15)는 타이밍 제어부(100)로부터 인가되는 LS1, LS2, 및 LS3를 인가받는데, LS1이 먼저 인가되고, LS2가 그 다음, LS3가 마지막으로 인가된다. 이때 LS1, LS2 및 LS3는 1H 동안 각각 한번씩 발생된다. 그리고, LS1, LS2 및 LS3는R, G, B 데이터 신호에 각각 대응하도록 설계되는데, 예로서 LS1이 R 데이터 신호에 대응하고, LS2가 G 데이터 신호에 대응하며, LS3가 B 데이터 신호에 대응하도록 설계되었다고 한다.

그러면, 출력부(360)는 인가되는 LS1, LS2, 및 LS3 신호에 따라 R, G, B 데이터 순으로 하나의 출력단을 통해 데이터를 인가한다.

보다 상세히 1H 동안을 기준으로 자세히 설명하면, 출력부(360)는 R, G, B 디지털 데이터들을 LS1 신호(R 신호에 대응하는 신호로 설계)가 인가될 때 R 데이터에 해당하는 계조 전압만을 우선적으로 출력단(Y1, Y2, Y3, ...)을 통해 LCD 패널(400)에 인가하고, LS1 신호 이후에 인가되는 LS2 신호에 따라 G 데이터에 해당하는 계조 전압만을 출력단(Y1, Y2, Y3, ...)을 통해 LCD 패널(400)에 인가하며, LS2 신호 이후에 인가되는 LS3 신호에 따라 B 데이터에 해당하는 계조 전압만을 출력단(Y1, Y2, Y3, ...)을 통해 LCD 패널(400)에 인가한다. 여기서, 1H 동안에 출력부(360)에서 출력단(Y1, Y2, Y3, ...)을 통해 순차적으로 인가되는 R, G, B 데이터는 LCD 패널(400)에서 하나의 도트(dot)를 형성한다.

즉, 소스 드라이버 IC(310)의 출력단, Y1, Y1, ..., Y128에는 각각 R, G, B 데이터에 해당하는 계조 전압이 순차적으로 1H 동안 인가된다.

따라서, 도1의 종래의 소스 드라이버 IC를 비교해보면, 본원 발명의 소스 드라이버 IC는 종래의 소스 드라이버 IC의 출력단의 수보다 1/3 적은 출력단으로 설계할 수 있는 효과가 있다.

이하, 도5를 참조로 상기 레벨 쉬프트부(340), DAC(350) 및 출력부(360)의동작을 상세히 설명한다.

도5에 도시되어 있듯이, 래치부(330)의 출력을 인가받는 레벨 쉬프트부(340)는 제1 레벨 쉬프터(341), 제2 레벨 쉬프터(342), 제3 레벨 쉬프터(343)를 한 묶으로 하여 출력단 수만큼으로 이루어져 있다. 즉, 레벨 쉬프터의 수는 출력단의 수×3인 것이 바람직하다.

이중, 제1 내지 제3 레벨 쉬프터(341, 342, 343)는 출력단(Y3)에 대응하는 레벨 쉬프터라고 하면, 그 동작은 이하와 같다.

제1 레벨 쉬프터(341)는 R 디지털 데이터를 입력받아 시스템 동작 전압(Vss)으로 레벨 쉬프트키고, 제2 레벨 쉬프터(342)는 G 디지털 데이터를 입력받아 시스템 동작 전압(Vss)으로 레벨 쉬프트시키며, 제3 레벨 쉬프터(343)는 B 디지털 데이터를 입력받아 시스템 동작 전압(Vss)으로 레벨 쉬프트 시킨다.

이렇게 레벨 쉬프터된 R, G, B 디지털 데이터는 일괄적으로 DAC(340)에 인가된다.

DAC(340)는 각 레벨 쉬프터(341, 342, 343)에 연결된 각각 한쌍의 디코더, 즉 하나의 P(Positive) 디코더(decoder)와 하나의 N(Negative) 디코더로 이루어진 연결된 구성으로 이루어져 있다. 보다 상세히는, 제1 레벨 쉬프터(341)의 출력은 P와 N 디코더(PD1, ND1)에 인가되고, 제2 레벨 쉬프터(342)의 출력은 P와 N 디코더(PD2, ND2)에 인가되며, 제3 레벨 쉬프터(343)의 출력은 P와 N 디코더(PD3,ND3)에 인가된다.

여기서, P 디코더(PD1, PD2, PD3)는 POL 신호에 따라 인가되는 디지털 신호를 VGMA0∼VGMA10으로부터 생성하는 아날로그 64 계조 전압중 하나인 부극성의 계조 전압으로 변환시키고, N 디코더(ND1, ND2, ND3)는 POL 신호에 따라 인가되는 디지털 신호를 아날로그 64 계조 전압중 하나인 정극성의 계조 전압으로 변환시키는데, P와 N 디코더 한쌍 중 하나만이 구동되도록 설계되어 있다.

그리고, 한 쌍의 디코더에서 출력하는 극성은 이웃하는 한 쌍의 디코더의 출력 극성에 반대로 이고, 다음 1H 동안에는 그 극성이 반전되도록 설계되어 있다. 이러한 극성 반전은 POL 신호로서 조절되어진다. 따라서, DAC(350)는 R, G, B 디지털 데이터를 해당하는 아날로그 계조 전압으로 변환시켜 출력부(360)로 출력한다.

출력부(360)는 출력단×3개의 증폭기(AMP1, AMP2, AMP3, ...)와, 증폭기(AMP1, AMP2, AMP3, ...)에 연결된 스위치(SW1, SW2, SW3, ...)로 이루어진다. 그리고, 스위치(SW1, SW2, SW3, ...)는 3개를 한 묶음으로 하여 그 출력단이 서로 연결되어 있다. 즉, 스위치(SW1 내지 SW3)가 한 묶음이 되고, 다음 연속하는 3개의 스위치가 다시 한 묶음이 되는 구성으로 이루어져 있으며, 각 묶음의 출력단이 LCD 패널(400)의 데이터 선에 연결된다.

따라서, 출력부(360)로 인가되는 아날로그 계조 전압은 증폭기(AMP1, AMP2, AMP3, ...)에 의해 증폭되어 스위치(SW1, SW2, SW3, ...)에 대기 상태로 있게 된다.

이때, 스위치(SW1, SW2, SW3, ...)의 동작은 인가되는 LS1, LS2, LS3에 의해결정되는데, LS1, LS2 및 LS3는 1H 동안 LS1→LS2→LS3 순서로 인가된다.

여기서 LS1은 R 데이터 신호에 대응하는 신호로, 3n(n은 0, 1, 2,...)+1번째 스위치(이하 'SW1 계열'이라 함)의 턴 온/오프를 동시에 제어하고, LS2는 G 데이터 신호에 대응하는 신호로, 3n(n은 0, 1, 2,...)+2번째 스위치(이하 'SW2 계열'이라 함)의 턴 온/오프를 동시에 제어하며, LS3는 B 데이터 신호에 대응하는 신호로, 3n(n은 0, 1, 2,...)+3번째 스위치(이하, 'SW3 계열'이라 함)의 턴 온/오프를 동시에 제어한다.

따라서, 각 출력단(Y1, Y2, ..., Y128)에는 SW1 계열이 먼저 턴 온되어 R 아날로그 계조 전압이 출력되고, 그 다음에 SW2 계열이 턴 온되어 G 아날로그 계조 전압이 출력되며, 그 다음에 SW3 계열이 턴 온되어 B 아날로그 계조 전압이 출력된다.

이하, 상기 도5를 참조로 한 동작은 도6을 참조로 설명하다. 도6은 본 발명의 실시예에 따른 채널당 멀티 출력을 갖는 소스 드라이버 IC의 입/출력 파형도이다. 도6에 도시되어 있듯이, LS1, LS2, 및 LS3는 1H를 한 주기로 하고, LS2가 LS1에 에 대해 1/3H 지연되어 발생되며, LS3가 LS2에 대해 1/3H 지연되어 발생한다. 결국, 1H 동안 LS1, LS2, LS3의 신호가 한 번씩 발생한다.

그리고, POL은 반전 구동을 위해 1H를 한 주기로 토글링한다.

따라서, 출력단(Y1)에는 LS1의 하이 신호에 따라 스위치(SW1)가 턴 온함에 따라 정극성의 R 계조 전압이 출력되고, LS2의 하이 신호에 따라 스위치(SW2)가 턴 온함에 따라 부극성의 G 계조 전압이 출력되며, LS3의 하이 신호에 따라스위치(SW3)가 턴 온함에 따라 정극성의 B 계조 전압이 출력된다. 그리고, 출력단(Y2)에는 출력단(Y1)과 동시에 부극성의 R 계조 전압이 출력되고, 그 다음에 정극성의 G 계조 전압이 출력하며, 그 다음에 B 계조 전압이 출력된다.

한편, 도1에서, LCD 패널(400)은 소스 드라이버(300)의 출력단에 연결된 다수의 데이터 선, 다수의 데이터 선에 절연되어 수직 교차되며 게이트 드라이버(200)의 출력단에 연결된 다수의 게이트 선과, 화소 전극, 공통 전극 및 박막 트랜지스터로 이루어진 화소가 매트릭스 형태로 배열되어 있다.

이러한 구성의 LCD 패널(400)은 게이트 드라이버(200)의 출력과 소스 드라이버(300)의 출력에 의해 R, G, B 데이터 신호를 화소에 충전시켜 화상으로 나타나도록 한다. 이때, LCD 패널(400)는 종방향으로 연속하는 3개의 화소가 하나의 도트를 형성하여 색을 나타낸다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상에서와 같이, 본 발명은 하나의 출력단을 통해 멀티 출력이 가능하도록 하고, 그에 따라 해상도 만큼의 출력단을 가짐으로써 소스 드라이버의 출력단의 수를 줄이는 효과가 있다.

또한 본 발명은 화소의 배열 구조가 수직 스트립 구조가 아닌 다른 구조의LCD 패널에 적용할 수 있는 소스 드라이버 IC를 제공 및, 이 소스 드라이버 IC를 채용한 액정표시장치를 제공하는 효과가 있다.

Claims

외부 신호에 따라 순차적으로 쉬프트되는 펄스 신호를 발생시키는 쉬프트 레지스터부, 상기 순차적으로 발생하는 펄스 신호에 동기하여 R, G, B 데이터 신호를 쉬프트시켜 저장하는 데이터 레지스터부, 데이터 레지스터부에서 출력하는 R, G, B 데이터 신호를 아날로그 계조 전압으로 변환시키는 DAC부, 및 DAC부의 출력을 외부로부터 인가되는 출력 제어 신호인 로드(load) 신호에 따라 데이터 선에 인가하는 출력부를 포함하는 소스 드라이버 IC에 있어서,

수평 신호의 한 주기 동안에 순차적으로 발생하는 하나 이상의 상기 로드 신호를 입력받아, 상기 R에 해당하는 계조 전압, G에 해당하는 계조 전압, 및 B에 해당하는 계조 전압을 순차적으로 출력하는 것을 특징으로 하는 채널당 멀티 출력을 갖는 소스 드라이버 IC.
제1항에서,

상기 하나 이상의 로드 신호 각각은,

R, G, B 데이터 신호 중 선택적인 하나에 대한 출력을 제어하는 것을 특징으로 하는 채널당 멀티 출력을 갖는 소스 드라이버 IC.
제1항에서,

상기 하나 이상의 로드 신호는

R 데이터 신호의 출력을 제어하는 제1 로드 신호와, G 데이터 신호의 출력을 제어하는 제2 로드 신호와, B 데이터 신호의 출력을 제어하는 제3 로드 신호인 것을 특징으로 하는 채널당 멀티 출력을 갖는 소스 드라이버 IC.
제3항에서,

상기 출력부는,

다수의 출력단을 가지며, 상기 다수의 출력단은 상기 제1 로드 신호에 의해 R 데이터 신호가 출력되는 제1 데이터 출력단, 상기 제1 출력단에 이웃하며 상기 제2 로드 신호에 의해 G 데이터 신호가 출력되는 제2 데이터 출력단, 및 상기 제1 출력단에 이웃하며 상기 제3 로드 신호에 의해 B 데이터 신호가 출력되는 제3 데이터 출력단으로 구분되며, 연속해서 나란히 3개의 출력단이 서로 연결되어 메인 출력단을 형성하고, 상기 메인 출력단이 하나의 데이터 선에 연결되는 것을 특징으로 하는 채널당 멀티 출력을 갖는 소스 드라이버 IC.
제4항에서,

상기 출력부는,

상기 DAC의 출력단에 각각 연결된 상기 메인 출력단의 수×3개의 증폭기와, 상기 증폭기에 각각 연결된 상기 메인 출력단의 수 ×3개의 스위치로 이루어지며, 상기 다수의 스위치중 3n(n은 0, 1, 2,...)+1번째 스위치는 상기 제1 로드 신호에 의해 턴 온/오프되고, 3n+2번째 스위치는 상기 제2 로드 신호에 의해 턴 온/오프되며, 3n+3번째 스위치는 상기 제3 로드 신호에 의해 턴 온/오프되는 것을 특징으로 하는 채널당 멀티 출력을 갖는 소스 드라이버 IC.
다수의 데이터 선, 상기 다수의 데이터 선에 의해 절연되어 수직 교차된 다수의 게이트 선과, 화소 전극, 공통 전극 및 박막 트랜지스터로 이루어진 화소가 매트릭스 형태로 배열되어 있는 액정 패널;

외부로부터 인가되는 수평 및 수직 동기 신호, 데이터 전압, 메인 클럭을 인가 받으며, 상기 게이트 선에 순차적으로 게이트 온 전압이 인가되도록 하는 신호 및 상기 데이터 선에 데이터 신호가 인가되도록 하는 신호를 출력하며, 수평 신호의 한 주기 동안에 하나 이상의 로드 신호를 출력하는 타이밍 제어부;

직렬 연결된 다수의 소스 드라이버 IC로 이루어져 있으며, 상기 타이밍 제어부에서 출력하는 하나 이상의 로드 신호를 포함하는 타이밍 신호에 따라 수평 신호의 한 주기 동안 R 또는 G 또는 B 데이터 신호를 순차적으로 데이터 선에 인가하는 소스 드라이버; 및

상기 타이밍 제어부에서 출력하는 타이밍 신호에 따라 구동하여 게이트 구동 신호를 게이트 선에 순차적으로 인가하는 게이트 드라이버를 포함하는,

채널당 멀티 출력을 갖는 액정표시장치.
제6항에서,

상기 소스 드라이버 IC는,

외부 신호에 따라 순차적으로 쉬프트되는 펄스 신호를 발생시키는 쉬프트 레지스터부,

상기 순차적으로 발생하는 펄스 신호에 동기하여 R, G, B 데이터 신호를 쉬프트시켜 저장하는 데이터 레지스터부,

데이터 레지스터부에서 출력하는 R, G, B 데이터 신호를 아날로그 계조 전압으로 변환시키는 DAC부, 및

상기 타이밍 제어부에서 출력하는 상기 하나 이상의 로드 신호에 따라 DAC부에서 출력하는 R, G, B 계조 전압을 순차적으로 데이터 선에 인가하는 출력부를 포함하는 것을 특징으로 하는 채널당 멀티 출력을 갖는 액정표시장치
제7항에서,

상기 출력부는,

다수의 출력단을 가지며, 상기 다수의 출력단은 상기 타이밍 제어부에서 출력하는 제1 로드 신호에 의해 R 데이터 신호가 출력되는 제1 데이터 출력단, 상기 제1 출력단에 이웃하며 상기 타이밍 제어부에서 출력하는 제2 로드 신호에 의해 G 데이터 신호가 출력되는 제2 데이터 출력단, 및 상기 제1 출력단에 이웃하며 상기 타이밍 제어부에서 출력하는 제3 로드 신호에 의해 B 데이터 신호가 출력되는 제3 데이터 출력단으로 구분되며, 연속해서 나란히 3개의 출력단이 서로 연결되어 메인 출력단을 형성하고, 상기 메인 출력단이 하나의 데이터 선에 연결되는 것을 특징으로 하는 채널당 멀티 출력을 갖는 액정표시장치.
제8항에서,

상기 출력부는,

상기 DAC의 출력단에 각각 연결된 상기 메인 출력단의 수×3개의 증폭기와, 상기 증폭기에 각각 연결된 상기 메인 출력단의 수 ×3개의 스위치로 이루어지며, 상기 다수의 스위치중 3n(n은 0, 1, 2,...)+1번째 스위치는 상기 제1 로드 신호에 의해 턴 온/오프되고, 3n+2번째 스위치는 상기 제2 로드 신호에 의해 턴 온/오프되며, 3n+3번째 스위치는 상기 제3 로드 신호에 의해 턴 온/오프되는 것을 특징으로 하는 채널당 멀티 출력을 갖는 액정표시장치.